CN107170729A - 封装基板 - Google Patents

封装基板 Download PDF

Info

Publication number
CN107170729A
CN107170729A CN201610683536.7A CN201610683536A CN107170729A CN 107170729 A CN107170729 A CN 107170729A CN 201610683536 A CN201610683536 A CN 201610683536A CN 107170729 A CN107170729 A CN 107170729A
Authority
CN
China
Prior art keywords
dielectric material
package substrate
dioxide
containing silica
circuit layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610683536.7A
Other languages
English (en)
Inventor
许哲玮
许诗滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phoenix Pioneer Technology Co Ltd
Original Assignee
Phoenix Pioneer Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phoenix Pioneer Technology Co Ltd filed Critical Phoenix Pioneer Technology Co Ltd
Publication of CN107170729A publication Critical patent/CN107170729A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明公开了一种封装基板，其包括：一第一电路层，包含至少一第一金属走线、至少一第一金属柱状物及一围绕该至少一第一金属走线与该至少一第一金属柱状物的第一介电材料；以及一第二电路层，设置于该第一电路层上并包含至少一第二金属走线、至少一第二金属柱状物及一围绕该至少一第二金属走线与该至少一第二金属柱状物的第二介电材料；其中，该第一介电材料与该第二介电材料皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第二介电材料的二氧化硅含量百分比大于该第一介电材料的二氧化硅含量百分比。

Description

封装基板
技术领域
本发明涉及一种封装基板，特别是关于具有多个电路层的封装基板。
背景技术
新一代的电子产品不仅追求轻薄短小，更朝多功能与高性能的方向发展，因此，集成电路(Integrated Circuit，简称IC)技术不断地高密度化与微型化，以在有限的芯片空间内容纳更多的电子元件，而其后端的封装基板及其构装技术亦随之进展，以符合此新一代的电子产品趋势。
对于具有多层电路的封装基板而言，各电路层除了金属走线之外，还会包含介电材料，其用以电性隔离电路层与电路层之间的金属走线；然而，不同的电路层常会采用不同的介电材料，因此会有因介电材料之间的材料特性不匹配而引起封装基板发生弯翘或板翘(Warpage)问题。为了解决这一问题，现有技术有采用保留附加电路板(Carrier)不予去除、增加各电路层的介电材料的厚度或在封装基板最外层额外增加防焊层(Solder mask)等方式，但如此会导致封装基板增厚以及制作成本提高等；因此，有必要发展新的封装基板技术，以解决上述问题。
发明内容
为了达到上述目的，本发明提供了一种封装基板，其包括：一第一电路层，包含至少一第一金属走线、至少一第一金属柱状物及一围绕该至少一第一金属走线与该至少一第一金属柱状物的第一介电材料；以及一第二电路层，设置于该第一电路层上，并包含至少一第二金属走线、至少一第二金属柱状物及一围绕该至少一第二金属走线与该至少一第二金属柱状物的第二介电材料；其中，该第一介电材料与该第二介电材料皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第二介电材料的二氧化硅含量百分比大于该第一介电材料的二氧化硅含量百分比。
在一实施例中，该第一介电材料的二氧化硅含量百分比介于65％与85％之间，该第二介电材料的二氧化硅含量百分比介于70％与90％之间；或是该第一介电材料的二氧化硅含量百分比介于65％与75％之间，该第二介电材料的二氧化硅含量百分比介于75％与90％之间。
在一实施例中，该至少一第一金属柱状物设置于该至少一第一金属走线，该至少一第二金属柱状物设置于该至少一第二金属走线。
在一实施例中，该第一电路层进一步包括一电路芯片，且该第一介电材料围绕该电路芯片。
在一实施例中，该封装基板进一步包括：一第三导电层，包含至少一第三金属走线及围绕该至少一第三金属走线的一第三介电材料，该第三介电材料包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第三介电材料的二氧化硅含量百分比大于该第一介电材料的二氧化硅含量百分比，该第三介电材料的二氧化硅含量百分比大于该第二介电材料的二氧化硅含量百分比。
附图说明
图1为本发明第一实施例的封装基板的剖面示意图；
图2为本发明第二实施例的封装基板的剖面示意图；
图3为本发明第三实施例的封装基板的剖面示意图。
附图标记说明：100-封装基板；120-第一电路层；121～124-第一金属走线；125～126-第一金属柱状物；127-第一介电材料；130-第二电路层；131～134-第二金属走线；135～138-第二金属柱状物；139-第二介电材料；140-第一电路芯片；141、142-导电接脚；150-第二电路芯片；151～154-导电接脚；110-印刷电路板；111～114-锡球；160-第三电路层；161～164-第三金属走线；165～166-第三金属柱状物；167-第三介电材料。
具体实施方式
为对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如后。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。
在各个实施例的说明中，当一元素被描述是在另一元素的「上方/上」或「下方/下」，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓「直接地」指其间并未设置其他中介元素。「上方/上」或「下方/下」等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓「第一」、「第二」、及「第三」用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。
图1为本发明第一实施例的封装基板100的剖面示意图。该封装基板100包含：一第一电路层120及一第二电路层130。该第一电路层120包含第一金属走线121～124、第一金属柱状物125～126及第一介电材料127，且该第二电路层130包含第二金属走线131～134、第二金属柱状物135～138及第二介电材料139。该多条第一金属走线121～124形成该封装基板100在该第一电路层120内的电路布局，该多条第二金属走线131～134则形成该封装基板100在该第二电路层130内的电路布局；如图2所示，该多条第一金属走线121～124可说是该封装基板100的下层或外层电路，该多条第二金属走线131～134可说是其上层或内层电路。该多个第一金属柱状物125～126可直接设置于该多条第一金属走线121～124上，该多个第二金属柱状物155～138可直接设置于该多条第二金属走线131～134上，且该多个金属柱状物125～126、135～138可为导电铜柱、铝柱、镍柱、锡柱或合金柱，较佳为铜柱；该多个第一金属柱状物125～126用以电性连接该第一电路层120与该第二电路层130，该多个第二金属柱状物135～138用以将该第二电路层130电性连接至外部电路或更上层的电路层(图未示)。该第一介电材料127围绕该多条第一金属走线121～124与该多个第一金属柱状物125～126，用以使该第一电路层120具有完整的结构，并电性隔离该第一电路层120与该第二电路层130之间的金属走线121～124与131～134；该第二介电材料139围绕该多条第二金属走线131～134与该多个第二金属柱状物135～138，用以使该第二电路层130具有完整的结构，并使该第二电路层130与更上层的电路保持电性隔离。此外，一绝缘保护层(图未示)可设置于该封装基板100的最上层或最下层，用以保护该封装基板100免于受到来自外部环境或后续制程(例如，焊接)的可能伤害。
由于现有技术在不同的电路层常会采用不同的介电材料，从而造成封装基板制成品发生弯翘或板翘的问题，因此本实施例将采用相同材质成分的该第一介电材料127与该第二介电材料139，例如，其皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，而主要差异在于两者的二氧化硅含量百分比不同，以解决上述封装基板弯翘问题。在本实施例中，该第一介电材料127的二氧化硅含量百分比介于65％与85％之间，该第二介电材料139的二氧化硅含量百分比介于70％与90％之间，且该第二介电材料139的二氧化硅含量百分比大于该第一介电材料127的二氧化硅含量百分比；较佳的，该第一介电材料127的二氧化硅含量百分比介于65％与75％之间，该第二介电材料139的二氧化硅含量百分比介于75％与90％之间。
对于如图1所示的封装基板100，以下针对不同二氧化硅含量百分比的该第一介电材料127与该第二介电材料139的组合进行其所导致的板翘(Warpage)测量分析。样品群组1位于该封装基板100外层的该第一电路层120的厚度为65m、且其所含的该第一介电材料127的二氧化硅含量百分比为A＝82％，内层的该第二电路层130的厚度为55μm、且其所含的该第二介电材料139的二氧化硅含量百分比为A＝82％，则该样品群组1所测量到的板翘平均值为3.0mm。样品群组2位于该封装基板100外层的该第一电路层120的厚度为65μm、且其所含的该第一介电材料127的二氧化硅含量百分比为B＝78％，内层的该第二电路层130的厚度为55μm、且其所含的该第二介电材料139的二氧化硅含量百分比为B＝78％，则该样品群组2所测量到的板翘平均值为2.8mm。样品群组3位于该封装基板100外层的该第一电路层120的厚度为65μm、且其所含的该第一介电材料127的二氧化硅含量百分比为A＝82％，内层的该第二电路层130的厚度为55μm、且其所含的该第二介电材料139的二氧化硅含量百分比为B＝78％，则该样品群组3所测量到的板翘平均值为0.2mm。
由上述的板翘测量结果可知，对于已先设定层厚的该第一电路层120及该第二电路层130而言，该第一介电材料127或该第二介电材料139的二氧化硅含量百分比愈小，该封装基板100的板翘问题愈轻微。较佳的，对于该第二介电材料139(该封装基板100的内层)的二氧化硅含量百分比大于该第一介电材料127(该封装基板100的外层)的二氧化硅含量百分比的样品群组3，其板翘平均值最小。相较于样品群组1的3.0mm及样品群组2的2.8mm，样品群组3的板翘平均值可被有效地抑制到0.2mm，而完全不需要使用到保留附加电路板不予去除、增加各电路层的厚度、或在封装基板最外层额外增加防焊层等会导致封装基板产品增厚以及制作成本提高的方式，其难以预期功效由此可知。
图2为本发明第二实施例的封装基板200的剖面示意图。该封装基板200与图1的该封装基板100大致是相同的，皆包含第一电路层120及第二电路层130，其主要差异在于该第一电路层120进一步包含一被该第一介电材料127所围绕的第一电路芯片或晶粒140。该第一电路芯片140具有多个导电接脚141及142，其分别对准并连接该多条第一金属走线122及123。如同第一实施例的封装基板100，在本实施例中，该第一介电材料127与该第二介电材料139皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第二介电材料139的二氧化硅含量百分比大于该第一介电材料127的二氧化硅含量百分比。
在另一实施例中，该封装基板200可进一步包含一设置于该第二电路层130上的第二电路芯片或晶粒150，其具有多个导电接脚151～154，分别对准并连接该多个金属柱状物135～138露出的上端面。此外，在另一实施例中，该封装基板200可再进一步包含一印刷电路板110，并通过多个锡球111～114而连接至该第一电路层120。
图3为本发明第三实施例的封装基板300的剖面示意图。该封装基板300为具有三电路层的封装基板，其包含一第一电路层120、一第二电路层130及一第三电路层160；其中该第一电路层120及该第二电路层130相同于第一实施例的封装基板100的该第一电路层120及该第二电路层130。该第三电路层160包含第三金属走线161～164、第三金属柱状物165～166以及围绕该多条第三金属走线161～164及第三金属柱状物165～166的第三介电材料167。在本实施例中，该第一介电材料127、该第二介电材料139与该第三介电材料167可皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，而主要差异在于该封装基板300内层的该第二介电材料139及该第三介电材料167的二氧化硅含量百分比大于外层的该第一介电材料127的二氧化硅含量百分比；例如，该第二介电材料139及该第三介电材料167的二氧化硅含量百分比介于70％与90％之间，且该第一介电材料127的二氧化硅含量百分比介于65％与85％之间；较佳的，该第二介电材料139及该第三介电材料167的二氧化硅含量百分比介于75％与90％之间，且该第一介电材料127的二氧化硅含量百分比介于65％与75％之间。此外，在另一实施例中，该封装基板300内层的该第三介电材料167的二氧化硅含量百分比大于中间层的该第二介电材料139的二氧化硅含量百分比，且中间层的该第二介电材料139的二氧化硅含量百分比大于外层的该第一介电材料127的二氧化硅含量百分比。如此，通过控制该第一介电材料127、该第二介电材料139及该第三介电材料167三者不同的二氧化硅含量百分比，可有效解决多电路层的封装基板的弯翘问题。
以上所述仅为本发明的较佳实施例，当不能以之限制本发明的范围。即大凡依本发明权利要求范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。

Claims (8)

1.一种封装基板，其特征在于，包括：
一第一电路层，包含至少一第一金属走线、至少一第一金属柱状物及一围绕该至少一第一金属走线与该至少一第一金属柱状物的第一介电材料；以及
一第二电路层，设置于该第一电路层上并包含至少一第二金属走线、至少一第二金属柱状物及一围绕该至少一第二金属走线与该至少一第二金属柱状物的第二介电材料；
其中，该第一介电材料与该第二介电材料皆包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第二介电材料的二氧化硅含量百分比大于该第一介电材料的二氧化硅含量百分比。
2.根据权利要求1所述的封装基板，其特征在于，该第一介电材料的二氧化硅含量百分比介于65％与85％之间，该第二介电材料的二氧化硅含量百分比介于70％与90％之间。
3.根据权利要求1所述的封装基板，其特征在于，该第一介电材料的二氧化硅含量百分比介于65％与75％之间，该第二介电材料的二氧化硅含量百分比介于75％与90％之间。
4.根据权利要求1所述的封装基板，其特征在于，该至少一第一金属柱状物设置于该至少一第一金属走线。
5.根据权利要求1所述的封装基板，其特征在于，该至少一第二金属柱状物设置于该至少一第二金属走线。
6.根据权利要求1所述的封装基板，其特征在于，该第一电路层进一步包括一电路芯片，且该第一介电材料围绕该电路芯片。
7.根据权利要求1所述的封装基板，其特征在于，进一步包括：
一第三导电层，包含至少一第三金属走线及围绕该至少一第三金属走线的一第三介电材料，该第三介电材料包含二氧化硅、环氧树酯及环氧树酯以外的高分子材料，且该第三介电材料的二氧化硅含量百分比大于该第一介电材料的二氧化硅含量百分比。
8.根据权利要求5所述的封装基板，其特征在于，该第三介电材料的二氧化硅含量百分比大于该第二介电材料的二氧化硅含量百分比。
CN201610683536.7A 2016-03-08 2016-08-18 封装基板 Pending CN107170729A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105107072A TWI622139B (zh) 2016-03-08 2016-03-08 封裝基板
TW105107072 2016-03-08

Publications (1)

Publication Number Publication Date
CN107170729A true CN107170729A (zh) 2017-09-15

Family

ID=59848578

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610683536.7A Pending CN107170729A (zh) 2016-03-08 2016-08-18 封装基板

Country Status (2)

Country Link
CN (1) CN107170729A (zh)
TW (1) TWI622139B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033193A1 (en) * 2004-08-11 2006-02-16 Daewoong Suh Methods and apparatuses for providing stacked-die devices
CN1806329A (zh) * 2003-06-19 2006-07-19 3M创新有限公司 包括含有填料以降低热膨胀系数的苯环丁烯的介电复合材料
CN101983425A (zh) * 2008-03-31 2011-03-02 住友电木株式会社 多层电路板、绝缘片和使用多层电路板的半导体封装件
CN103748673A (zh) * 2011-10-28 2014-04-23 积水化学工业株式会社 叠层体及功率半导体模块用部件的制造方法
CN104045976A (zh) * 2013-03-14 2014-09-17 味之素株式会社 树脂组合物
CN105051094A (zh) * 2012-09-20 2015-11-11 积水化学工业株式会社 绝缘树脂膜、预固化物、叠层体及多层基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1806329A (zh) * 2003-06-19 2006-07-19 3M创新有限公司 包括含有填料以降低热膨胀系数的苯环丁烯的介电复合材料
US20060033193A1 (en) * 2004-08-11 2006-02-16 Daewoong Suh Methods and apparatuses for providing stacked-die devices
CN101983425A (zh) * 2008-03-31 2011-03-02 住友电木株式会社 多层电路板、绝缘片和使用多层电路板的半导体封装件
CN103748673A (zh) * 2011-10-28 2014-04-23 积水化学工业株式会社 叠层体及功率半导体模块用部件的制造方法
CN105051094A (zh) * 2012-09-20 2015-11-11 积水化学工业株式会社 绝缘树脂膜、预固化物、叠层体及多层基板
CN104045976A (zh) * 2013-03-14 2014-09-17 味之素株式会社 树脂组合物

Also Published As

Publication number Publication date
TWI622139B (zh) 2018-04-21
TW201733032A (zh) 2017-09-16

Similar Documents

Publication Publication Date Title
KR102019355B1 (ko) 반도체 패키지
EP3039716B1 (en) Ultra fine pitch and spacing interconnects for substrate
US9607935B2 (en) Semiconductor chip package with undermount passive devices
US8371026B2 (en) Method for manufacturing multilayer ceramic electronic device
JP6859609B2 (ja) 異方導電性フィルム及び接続構造体
KR101901711B1 (ko) 팬-아웃 반도체 패키지
US20160323996A1 (en) Multilayer circuit board and inspection apparatus including the same
US20140300001A1 (en) Printed circuit board and manufacturing method thereof, and semiconductor package including the printed circuit board
CN113287196B (zh) 包括在第一方向上对齐的第一焊料互连和在第二方向上对齐的第二焊料互连的器件
TW200305259A (en) Electronic device
US20130049202A1 (en) Laminated and sintered ceramic circuit board, and semiconductor package including the circuit board
CN105575931A (zh) 半导体封装
US10186479B2 (en) Semiconductor device, package, and vehicle
US20100248547A1 (en) Esd protection
JP2010016330A (ja) 回路配線を有する回路基板およびその製造方法、ならびに回路配線を有する半導体パッケージ
DE102020124814A1 (de) Hybridkernsubstratarchitektur für hochgeschwindigkeitssignalisierung und fli/slizuverlässigkeit und herstellung davon
EP2962535B1 (en) Package substrate with testing pads on fine pitch traces
CN106356351B (zh) 基板结构及其制作方法
CN107170729A (zh) 封装基板
JP2004289156A (ja) リセスボンド半導体パッケージ基板
KR20120071938A (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
US20070138632A1 (en) Electronic carrier board and package structure thereof
US20160240506A1 (en) Solder attach apparatus and method
KR100610938B1 (ko) 전자 부품, 전자 부품의 제조 방법 및 전자기기
CN108735708B (zh) 芯片结构、及其封装方法以及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170915

RJ01 Rejection of invention patent application after publication