CN107123592B - 一种基于6英寸GaN器件背孔掩膜的制作方法 - Google Patents

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Abstract

本发明涉及一种基于6英寸GaN器件背孔掩膜的制作方法,解决传统的GaN HEMT器件制造工艺中存在的问题,提出一种新型基于6英寸GaN/SiC器件制造中背孔掩膜的制作方法,该方法采用做光刻、溅射、剥离、电镀的工艺制作金属镍以便用于刻蚀SiC的掩膜,金属Ni厚度10μm,均匀性≤5%,侧壁角度为〉60°,背孔的直径为但不限于60μm。

Description

一种基于6英寸GaN器件背孔掩膜的制作方法
技术领域
本发明涉及一种基于6英寸GaN器件背孔掩膜的制作方法,属于集成电路制造领域。
背景技术
GaN高电子迁移率晶体管(HEMT)器件具有非常高的二维电子气(2-DEG)浓度、高饱和电子迁移速度、高击穿电压和高功率密度等优点,使得GaN HEMT器件不仅在已知微波功率应用领域具有GaAs器件无法比拟的优势,同时在新的低噪声应用领域也具有同样的优势,例如:具有更好的线性特性,在相同的噪声系数下具有更高的动态范围;具有更大的宽带特性,适合做超宽带器件;能承受更高的烧毁输入功率,可以增加整机的抗干扰能力,简化前级保护电路。因此,GaN HEMT低噪声器件及其单片集成电路(MMIC),已成为其在微波功率器件应用后的又一个热点。
芯片制造是GaN HEMT器件形成必须经历的一部分,由于目前国内外业内绝大部分都是4吋或2吋的GaN/SiC晶圆,6吋GaN/SiC晶圆制造工艺是我司在国内率先开发的工艺,其在制造和生产过程中遇到了很多的新难题,晶背制程中的SiC刻蚀掩膜的制作就是其中之一。
由于6英寸晶圆的制造对工艺的均匀性,精度等提出了更高的要求,之前的4吋及其以下的工艺将不适用于6英寸晶圆。基于国内研究所和实验室的做法,是先用光刻胶做掩膜,然后用溅射金属镍作为刻蚀SiC的掩膜。这种方法不但耗时长,成本高,往往溅射就需要进行5个小时左右机时,实在不适合批量化生产。
本专利提出一种新型基于6英寸SiC衬底的GaN(GaN/SiC)器件制造中背孔掩膜的制作方法,可以减少生产时间,降低成本,具有较高的实际量产意义。经搜索和查询,未发现与本专利雷同或相似之专利,本专利具备首创性。
发明内容
为解决传统的GaN HEMT器件制造工艺中存在的问题,本发明开创一种新型基于6英寸GaN/SiC器件制造中背孔掩膜的制作方法,该方法采用做光刻、溅射、剥离、电镀的工艺制作金属镍以便用于刻蚀SiC的掩膜。金属Ni厚度10μm,均匀性≤5%,侧壁角度为〉60°,背孔的直径为但不限于60μm.
为解决上述技术问题,本发明采用的一个技术方案是:一种基于6英寸GaN器件背孔掩膜的制作方法,包括如下步骤:
步骤1:通过显影液冲洗晶圆表面的颗粒和异物,做出厚度为2μm,直径为80μm的背孔形貌的光刻胶弧岛,采用光刻工艺将掩膜版上的图形转移到覆盖有光刻胶的晶圆上;
步骤2:使用10%盐酸清洗晶圆表面氧化物,并在清洗后的整个晶圆表面溅射一层金属作为电镀的起镀层;
步骤3:湿法浸泡进行剥离,将光刻胶溶解,露出器件衬底材料表面,带走光刻胶上面覆盖的溅射金属;
步骤4:在剥离后剩余的金属起镀层通电,浸泡在氨基磺酸镍溶液中,在镍源处通正电,将镍离子化,在晶圆表面通负电,让镍离子得电子,附着在导电的金属起镀层通过时间控制将会形成厚度10μm的镍电镀层;
步骤5:检查器件配片的厚度和均匀性,以及背孔的尺寸,用于反应耦合等离子体的SiC刻蚀。
优选地,所述光刻过程采用365nm波长紫外线光源,曝光时间75s。
优选地,所述溅射金属包括与衬底附着的金属Ti层和金属Au层,所述Ti层厚度Au层厚度
优选地,电镀金属镍作为刻蚀SiC的掩膜,整个过程为20min,Ni金属厚度为10μm,应力150MPa,电流3.3A,电镀时间1080s。
区别于现有技术的情况,本发明的有益效果是:
(1)使用的是6英寸晶圆,对晶圆有效面积的利用率提高;
(2)增加产能,降低成本;
(3)降低电镀Ni的翘曲度;
(4)减少工艺步骤,减少机时,提高利用率和适合量产。
(5)适用于所有基于6英寸SiC衬底的器件背孔制造。
附图说明
图1为本发明背孔硬掩膜制作方法流程示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
参见图1提供的一种基于6英寸GaN器件背孔掩膜的制作方法,包括如下步骤:
步骤1:通过显影液冲洗晶圆表面的颗粒和异物,做出厚度为2μm,直径为80μm的背孔形貌的光刻胶弧岛,采用光刻工艺将掩膜版上的图形转移到覆盖有光刻胶的晶圆上,所述光刻过程采用365nm波长紫外线光源,曝光时间75s;
步骤2:使用10%盐酸清洗晶圆表面氧化物,并在清洗后的整个晶圆表面溅射一层金属作为电镀的起镀层,所述溅射金属包括与衬底附着的金属Ti层和金属Au层,所述Ti层厚度Au层厚度
步骤3:湿法浸泡进行剥离,将光刻胶溶解,露出器件衬底材料表面,带走光刻胶上面覆盖的溅射金属,因为溅射后的金属与光刻胶没有黏附,所以容易被剥离掉,漏出SiC材料表面,而SiC衬底材料为高阻型不导电,因而不会被电镀上金属。这样在晶圆表面剩余的没有被光刻胶覆盖的区域会因为金属钛和碳化硅的附着而留下,从而导电以便进行电镀。
步骤4:在剥离后剩余的金属起镀层通电,浸泡在氨基磺酸镍溶液中,在镍源处通正电,将镍离子化,在晶圆表面通负电,让镍离子得电子,附着在导电的金属起镀层通过时间控制将会形成厚度10μm的镍电镀层,电镀金属镍作为刻蚀SiC的掩膜,整个过程为20min,Ni金属厚度为10μm,应力150MPa,电流3.3A,电镀时间1080s;
步骤5:检查器件配片的厚度和均匀性,以及背孔的尺寸,用于反应耦合等离子体的SiC刻蚀。
以上所述仅为本发明的实施例,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。

Claims (4)

1.一种基于6英寸GaN器件背孔掩膜的制作方法,包括如下步骤:
步骤1:通过显影液冲洗晶圆表面的颗粒和异物,做出厚度为2μm,直径为80μm的背孔形貌的光刻胶弧岛,采用光刻工艺将掩膜版上的图形转移到覆盖有光刻胶的晶圆上;
步骤2:使用10%盐酸清洗晶圆表面氧化物,并在清洗后的整个晶圆表面溅射一层金属作为电镀的起镀层;
步骤3:湿法浸泡进行剥离,将光刻胶溶解,露出器件衬底材料表面,带走光刻胶上面覆盖的溅射金属;
步骤4:在剥离后剩余的金属起镀层通电,浸泡在氨基磺酸镍溶液中,在镍源处通正电,将镍离子化,在晶圆表面通负电,让镍离子得电子,附着在导电的金属起镀层通过时间控制将会形成厚度10μm的镍电镀层;
步骤5:检查器件配片的厚度和均匀性,以及背孔的尺寸,用于反应耦合等离子体的SiC刻蚀。
2.根据权利要求1所述的基于6英寸GaN器件背孔掩膜的制作方法,其特征在于:所述光刻过程采用365nm波长紫外线光源,曝光时间75s。
3.根据权利要求1所述的基于6英寸GaN器件背孔掩膜的制作方法,其特征在于:电镀金属镍作为刻蚀SiC的掩膜,整个过程为20min,Ni金属厚度为10μm,应力150MPa,电流3.3A,电镀时间1080s。
4.根据权利要求1所述的基于6英寸GaN器件背孔掩膜的制作方法,其特征在于:所述溅射金属包括与衬底附着的金属Ti层和金属Au层,所述Ti层厚度500 Å,Au层厚度1000 Å。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651119A (zh) * 2009-08-05 2010-02-17 河北工业大学 GaN场效应晶体管和单片电路台形接地通孔的制作方法
CN105258788A (zh) * 2015-10-23 2016-01-20 清华大学 一种用于高温条件下振动传感器起振元件及其制备方法

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