CN107039586B - 一种支持非易失“与非”逻辑的三端忆阻器及实现方法 - Google Patents
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Abstract
本发明公开了一种支持非易失“与非”逻辑的三端忆阻器及实现方法。本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能；本发明中的非易失“与非”逻辑门实现仅需单个三端忆阻器，有利于提高非易失电路集成密度，降低逻辑级联的复杂度，并有利于降低电路的功耗。此外，本发明涉及的三端忆阻器制备工艺与传统CMOS工艺相兼容。
Description
技术领域
本发明涉及半导体和新型非冯诺依曼计算技术领域，具体涉及一种支持非易失“与非”逻辑的三端忆阻器及实现方法。
背景技术
忆阻器是一种具有记忆功能的非线性电阻。1971年，美籍华裔科学家蔡少棠在研究电压、电流、磁通量、电荷四者之间的关系时，发现除电阻器、电感器、电容器之外，还应该存在有一种基本的无源电子器件，将其命名为忆阻器，并指出忆阻器代表了电荷量和磁通量之间的关系。由于当时纳米技术还不够成熟，忆阻器的研究因此被搁浅。直到2008年，惠普公司在《自然》杂志上发表文章，报道其成功研制出了世界首个忆阻器，至此其优异性能受到广泛的关注。忆阻器具有简单的“三明治”结构，在可微缩性、工艺兼容性、响应速度等方面具有明显的优势，并能够出色完成存储、处理信息的双重功能。
基于忆阻器实现非易失逻辑功能近年来受到广泛的关注，逐渐成为新的研究热点。传统计算机由于采用分离的存储、计算单元，面临性能、功耗等多重挑战。而基于忆阻器的非易失逻辑单元具有小尺寸、低功耗等特点，且能融合存储与计算功能，有望克服冯诺依曼瓶颈，降低数据交互所产生的能量、时间耗费。因此有望突破传统计算架构的速度和能耗瓶颈，进而推动新一代高能效计算的发展。
目前，基于忆阻器实现非易失逻辑功能的研究已经有了阶段性的进展。但当前采用忆阻器实现“与非”等完备性逻辑往往需要多个忆阻器单元搭建成忆阻器逻辑电路，或者需要单个忆阻器单元通过大量的逻辑步骤来实现(≥3步)，因此不利于其应用于较大规模的逻辑电路或实现复杂逻辑级联。本发明仅使用单个新型三端忆阻器，在2步之内即可实现逻辑功能完备的“与非”逻辑门，为非易失逻辑器件的发展提供了重要突破。
发明内容
为了解决以上现有技术中存在的问题，本发明提出了一种支持非易失“与非”逻辑的三端忆阻器及实现方法。
本发明的一个目的在于提出一种支持非易失“与非”逻辑的三端忆阻器。
本发明的支持非易失“与非”逻辑的三端忆阻器包括：衬底、底电极、阻变层、顶电极、绝缘调制层和调制电极；其中，在衬底上定义出底电极的图形，在衬底上依次形成底电极、阻变层和顶电极，底电极、阻变层和顶电极形成MIM(金属-绝缘体-金属)纳米堆垛结构；在衬底和MIM纳米堆垛结构上形成绝缘调制层，绝缘调制层覆盖衬底、MIM纳米堆垛结构的顶面和两个侧壁；在绝缘调制层上形成调制电极及与其相连接的调制电极引出端，调制电极环绕MIM纳米堆垛结构；在绝缘调制层、顶电极和阻变层中形成底电极引出孔，底电极引出孔暴露出来的那部分底电极作为底电极引出端；在绝缘调制层中形成顶电极引出孔，并在绝缘调制层上形成顶电极引出端，在顶电极引出孔中淀积金属从而将顶电极连接至顶电极引出端；调制电极通过绝缘调制层与阻变层在侧壁发生作用；将分别施加在顶电极和调制电极的电压信号定义为逻辑输入变量，高电平为逻辑“1”，低电平为逻辑“0”，将在电学操作之后的电阻状态定义为逻辑输出变量，高电阻为逻辑“1”，低电阻为逻辑“0”；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，使得阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能。
衬底为硅衬底或柔性有机材料衬底。
顶电极、底电极和调制电极由金属材料通过半导体CMOS工艺实现。顶电极、底电极和调制电极可采用多种金属材料，如Ti、Al、Au、W、Cu、Pt和TiN中的一种；厚度为20nm～200nm。
阻变层采用TaOx、HfOx、TiOx或者SrTiO3，厚度在5nm～100nm之间；或者采用有机材料，如parylene等，厚度在30nm～500nm之间。
绝缘调制层采用SiO2、TiO2、Al2O3、HfO2或Ta2O5，厚度在5～200nm之间。
本发明的另一个目的在于提供一种支持非易失“与非”逻辑的三端忆阻器的实现方法。
本发明的支持非易失“与非”逻辑的三端忆阻器的实现方法，包括以下步骤：
1)将施加在顶电极和调制电极的电压信号作为逻辑输入变量，高电平为逻辑“1”，低电平为逻辑“0”，将在电学操作之后的三端忆阻器的电阻作为逻辑输出变量，高电阻为逻辑“1”，低电阻为逻辑“0”；
2)向顶电极施加逻辑初始化脉冲，逻辑初始化脉冲为反向电压，将三端忆阻器初始化至高阻态，即逻辑“1”；
3)向顶电极施加读电压脉冲，读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，从而判断三端忆阻器在进行运算之前的逻辑状态；
4)将当前的逻辑输入值(p、q)以脉冲形式分别输入三端忆阻器的顶电极和调制电极，进行非易失逻辑运算；
5)向顶电极施加读电压脉冲，读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，判断三端忆阻器在进行运算之后的逻辑状态，从而得出逻辑运算结果，并且逻辑运算结果通过电阻状态以非易失的形式存储在三端忆阻器当中。
其中，在步骤3)中，读电压脉冲的幅值小于逻辑初始化脉冲。
在步骤5)中，只有在调制电极和顶电极同时施加高电压，即两个逻辑输入同时为“1”时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑输出为“0”，从而实现非易失“与非”逻辑功能。
本发明的优点：
本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极，调制电极环绕MIM纳米堆垛结构；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能；本发明中的非易失“与非”逻辑门实现仅需单个三端忆阻器，有利于提高非易失电路集成密度，降低逻辑级联的复杂度，并有利于降低电路的功耗。此外，本发明涉及的三端忆阻器制备工艺与传统CMOS工艺相兼容。
附图说明
图1为本发明的支持非易失“与非”逻辑的三端忆阻器的一个实施例的示意图；
图2为本发明的支持非易失“与非”逻辑的三端忆阻器的实现方法的一个实施例的输入电压波形图；
图3为本发明的支持非易失“与非”逻辑的三端忆阻器的一个实施例的运算结果图，其中，(a)为输入为(0,0)，(b)为输入为(0,1)，(c)为输入为(1,0)，(d)为输入为(1,1)。
具体实施方式
下面结合附图，通过具体实施例，进一步阐述本发明。
如图1所示，本实施例的支持非易失“与非”逻辑的三端忆阻器包括：衬底1、底电极3、阻变层4、顶电极5、绝缘调制层2和调制电极6；其中，在衬底1上定义出底电极3的图形，在衬底1上依次形成底电极3、阻变层4和顶电极5，底电极3、阻变层4和顶电极5形成MIM(金属-绝缘体-金属)纳米堆垛结构；在衬底1和MIM纳米堆垛结构上形成绝缘调制层2，绝缘调制层2覆盖衬底1、MIM纳米堆垛结构的顶面和两个侧壁；在绝缘调制层2上形成调制电极6以及与其相连接的调制电极引出端61，调制电极6环绕MIM纳米堆垛结构；在绝缘调制层2、顶电极5和阻变层4中形成底电极引出孔，底电极引出孔暴露出来的那部分底电极作为底电极引出端31；在绝缘调制层2中形成顶电极引出孔，并在绝缘调制层上形成顶电极引出端51，在顶电极引出孔淀积金属从而将顶电极5连接至顶电极引出端51。调制电极通过绝缘调制层与阻变层在侧壁发生作用。
“与非”门真值表如下表所示：
本实施例的支持非易失“与非”逻辑的三端忆阻器的实现方法，包括以下步骤：
1)将施加在顶电极和调制电极的电压信号作为逻辑输入变量，分别为p和q，高电平为逻辑“1”，低电平为逻辑“0”，将在三端忆阻器的阻值作为逻辑输出变量s，高电阻为逻辑“1”，低电阻为逻辑“0”；
2)向顶电极施加逻辑初始化脉冲V0，逻辑初始化脉冲为反向电压，将三端忆阻器初始化至高阻态，即逻辑“1”；
3)向顶电极施加读电压脉冲V1，同时读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，从而判断三端忆阻器在进行运算之前的逻辑状态；
4)将当前的逻辑输入值(p、q)以脉冲形式分别输入三端忆阻器的顶电极和调制电极，分别为V2和V3，进行非易失逻辑运算步骤；
5)向顶电极施加读电压脉冲V1，读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，判断三端忆阻器在进行运算之后的逻辑状态，从而得出逻辑运算结果，并且逻辑运算结果通过电阻状态以非易失的形式存储在三端忆阻器当中：
本实施例的输入电压波形图如图2所示。在图2中，T1为输入电压脉冲的脉宽，T2为输入电压脉冲之间的时间间隔。
如图3(a)～(c)所示，当逻辑输入变量(p，q)为(p＝0，q＝0)、(p＝0，q＝1)、(p＝1，q＝0)时，三端忆阻器的顶电极和调制电极所施加的电压至多只有一个为高电平，三端忆阻器的状态无法改变，逻辑操作后仍处于高阻态，即逻辑“1”；当逻辑输入变量(p，q)为(p＝1，q＝1)时，如图3(d)所示，顶电极和调制电极所施加的电压同时为高电平，三端忆阻器的状态由高阻态转变为低阻态，只有顶电极和调制电极同时施加高电压时，阻变层形成了导电通道，导致电阻降低，逻辑操作后器件输出状态为“0”，因此实现了非易失“与非”逻辑门功能。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (8)
1.一种支持非易失“与非”逻辑的三端忆阻器，其特征在于，所述三端忆阻器包括：衬底、底电极、阻变层、顶电极、绝缘调制层和调制电极；其中，在衬底上定义出底电极的图形，在衬底上依次形成底电极、阻变层和顶电极，底电极、阻变层和顶电极形成MIM(金属-绝缘体-金属)纳米堆垛结构；在衬底和MIM纳米堆垛结构上形成绝缘调制层，绝缘调制层覆盖衬底、MIM纳米堆垛结构的顶面和两个侧壁；在绝缘调制层上形成调制电极及与其相连接的调制电极引出端，调制电极环绕MIM纳米堆垛结构；在绝缘调制层、顶电极和阻变层中形成底电极引出孔，底电极引出孔暴露出来的那部分底电极作为底电极引出端；在绝缘调制层中形成顶电极引出孔，并在绝缘调制层上形成顶电极引出端，在顶电极引出孔中淀积金属从而将顶电极连接至顶电极引出端；调制电极通过绝缘调制层与阻变层在侧壁发生作用；将分别施加在顶电极和调制电极的电压信号定义为逻辑输入变量，高电平为逻辑“1”，低电平为逻辑“0”，将在电学操作之后的电阻状态定义为逻辑输出变量，高电阻为逻辑“1”，低电阻为逻辑“0”；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，使得阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能。
2.如权利要求1所述的三端忆阻器，其特征在于，所述衬底为硅衬底或柔性有机材料衬底。
3.如权利要求1所述的三端忆阻器，其特征在于，所述顶电极、底电极和调制电极由金属材料通过半导体CMOS工艺制备。
4.如权利要求1所述的三端忆阻器，其特征在于，所述阻变层采用TaOx、HfOx、TiOx或者SrTiO3，厚度在5nm～100nm之间；或者采用有机材料，厚度在30nm～500nm之间。
5.如权利要求1所述的三端忆阻器，其特征在于，所述绝缘调制层采用SiO2、TiO2、Al2O3、HfO2或Ta2O5，厚度在5～200nm之间。
6.一种如权利要求1所述的支持非易失“与非”逻辑的三端忆阻器的实现方法，其特征在于，所述实现方法包括以下步骤：
1)将施加在顶电极和调制电极的电压信号作为逻辑输入变量，高电平为逻辑“1”，低电平为逻辑“0”，将在电学操作之后的三端忆阻器的电阻作为逻辑输出变量，高电阻为逻辑“1”，低电阻为逻辑“0”；
2)向顶电极施加逻辑初始化脉冲，逻辑初始化脉冲为反向电压，将三端忆阻器初始化至高阻态，即逻辑“1”；
3)向顶电极施加读电压脉冲，读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，从而判断三端忆阻器在进行运算之前的逻辑状态；
4)将当前的逻辑输入值(p、q)以脉冲形式分别输入三端忆阻器的顶电极和调制电极，进行非易失逻辑运算；
5)向顶电极施加读电压脉冲，读取流经三端忆阻器的顶电极和底电极之间的脉冲电流，判断三端忆阻器在进行运算之后的逻辑状态，从而得出逻辑运算结果，并且逻辑运算结果通过电阻状态以非易失的形式存储在三端忆阻器当中。
7.如权利要求6所述的实现方法，其特征在于，在步骤3)中，读电压脉冲的幅值小于逻辑初始化脉冲。
8.如权利要求6所述的实现方法，其特征在于，在步骤5)中，只有在调制电极和顶电极同时施加高电压，即两个逻辑输入同时为“1”时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑输出为“0”，从而实现非易失“与非”逻辑功能。
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