CN107026180A - 具有硅和硅锗的互补金属氧化物半导体（cmos）图像传感器 - Google Patents

具有硅和硅锗的互补金属氧化物半导体（cmos）图像传感器 Download PDF

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Abstract

本发明的实施例提供了一种具有硅和硅锗的互补金属氧化物半导体(CMOS)图像传感器。硅锗层邻接于硅层。光检测器布置在所述硅锗层中。晶体管，布置在所述硅层上，同时源/漏区埋置在所述硅层的表面内且电连接至所述光检测器。本发明的实施例还提供了用于制造CMOS图像传感器的方法。

Description

具有硅和硅锗的互补金属氧化物半导体(CMOS)图像传感器
相关申请的交叉参考
本申请要求于2015年11月13日提交的美国临时申请第62/255,006号的优先权，其全部内容结合于此作为参考。
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及CMOS图像传感器。
背景技术
许多现代电子设备包括图像传感器。一些图像传感器类型包括电荷连接器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。相比于CCD图像传感器，CMOS图像传感器日益受到青睐。CMOS图像传感器比CCD图像传感器提供了更低的功耗、更小的尺寸、以及更快的数据处理。此外，CMOS图像传感器提供数据的直接输出，而在CCD图像传感器中是不行的。甚至，相比于CCD图像传感器，CMOS图像传感器具有较低的制造成本。
发明内容
根据本发明的一个方面，提供了一种互补金属氧化物半导体(CMOS)图像传感器，包括：硅层，邻接硅锗层；光检测器，布置在所述硅锗层中；以及晶体管，布置在所述硅层上，所述晶体管具有埋置在所述硅层的表面内且电连接至所述光检测器的源/漏区。
根据本发明的另一方面，提供了一种制造互补金属氧化物半导体(CMOS)图像传感器的方法，所述方法包括：形成包括硅层和硅锗层的半导体叠层；在所述硅锗层中形成光检测器；以及在所述硅层上形成具有源/漏区的晶体管，所述源/漏区埋置在所述硅层的表面内且电连接至所述光检测器。
根据本发明的又一方面，提供了一种图像传感器，包括：半导体叠层，布置在半导体衬底上方，所述半导体叠层包括下硅层、覆盖所述下硅层的硅锗层以及覆盖所述硅锗层的上硅层；像素传感器阵列，布置在所述半导体叠层中，所述像素传感器包括掩埋在所述硅锗层中的光检测器以及布置在所述上硅层上的晶体管，其中，所述晶体管包括栅极和布置在所述上硅层中且位于所述栅极相对两侧的一对源/漏区，并且所述源/漏区包括电连接至所述光检测器的源/漏区；隔离区，布置在所述像素传感器之间，并且横向环绕所述像素传感器；以及逻辑区，横向环绕所述隔离区并且包括逻辑晶体管。
附图说明
在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1示出了具有硅和硅锗的互补金属氧化物半导体(CMOS)图像传感器的一些实施例的截面图。
图2A至图2L示出了图1的CMOS图像传感器的更详细的实施例的截面图。
图3A和图3B示出了图1的CMOS图像传感器的一些前照(FSI)和背照(BSI)实施例的各个截面图。
图4示出了图1的CMOS图像传感器的像素传感器的一些实施例的电路图。
图5示出了图1的CMOS图像传感器的一些实施例的顶视图。
图6至图12示出了制造具有硅和硅锗的CMOS图像传感器的方法的一些实施例的一系列截面图。
图13示出了制造具有硅和硅锗的CMOS图像传感器的方法的一些实施例的流程图。
图14至图21示出了制造具有硅和硅锗的CMOS图像传感器的方法的其他实施例的一系列截面图。
图22示出了制造具有硅和硅锗的CMOS图像传感器的方法的其他实施例的流程图。
具体实施方式
本发明提供了许多不同的实施例或实例，用于实现本发明的不同特征。下文中，将描述组件和布置的具体实例，以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，空间相对术语如“在...之下(beneath)”、“在...下方(below)”、“下部(lower)”、“在...之上(above)”、“上部(upper)”等在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。
一些互补金属氧化物半导体(CMOS)图像传感器包括元素硅的半导体层和布置在半导体层中的像素传感器阵列。像素传感器包括掩埋在半导体层中的相应的光检测器，以及布置在半导体层表面上的相应的逻辑器件。这些CMOS图像传感器的挑战是：除非采取纠正措施，否则光检测器对红外辐射的敏感性较差。
一种解决方案是光检测器延伸深入至半导体层。然而，难以用现有CMOS工艺实现，并增加了制造CMOS图像传感器的成本。另一个解决方案是使用硅锗代替元素硅来作为半导体层。硅锗具有比元素硅更低的带隙，从而硅锗对红外辐射的吸收更好。然而，由于增加的漏电流，硅锗与逻辑器件的CMOS工艺的兼容性较差。因此，在硅锗上制造逻辑器件带来了困难，并增加了制造CMOS图像传感器的成本。
本申请涉及用于长波长像素传感器的具有元素硅和硅锗的CMOS图像传感器。在一些实施例中，元素硅层邻接硅锗层。光检测器至少部分地埋置在硅锗层，晶体管布置在元素硅层的表面上，同时源/漏区电连接到光检测器。通过将光检测器布置在硅锗层中，光检测器有利地对长波长辐射(例如，红外辐射)具有良好的灵敏度和吸收。此外，通过在元素硅层上布置晶体管，当形成晶体管时，可有利地使用传统的CMOS工艺。
参照图1，提供了具有硅和硅锗的半导体叠层102的CMOS图像传感器的一些实施例的截面图100。如图所示，半导体叠层102包括硅层104和硅锗层106。在一些实施例中，硅锗层106部分地覆盖在硅层104的上表面108，和/或埋置于硅层104的上表面108内。在其它实施例中，硅锗层106部分或完全由硅层104覆盖。硅层104和硅锗层106可对应于半导体衬底的外延层和/或区域，例如，硅层104可以是元素硅。
像素传感器110布置在半导体叠层102中，像素传感器110被从硅层104的上表面108突出进入至半导体叠层102内的隔离区112横向环绕。像素传感器110包括至少部分掩埋在硅锗层106中的光检测器114，和布置在硅层104的上表面108上的一个或多个像素晶体管。例如，光检测器114是具有与半导体叠层102的体区(例如，主体)的掺杂类型相反的半导体叠层102的掺杂区。例如，像素晶体管(多个)包括传输晶体管116，传输晶体管116被配置为除去在光检测器114累积的电荷。
传输晶体管116的传输栅极118布置在硅层104上方，通过传输栅极介电层120与硅层104隔离。此外，传输晶体管116的源/漏区122，124沿着硅层104的上表面108横向间隔，以限定传输栅极118下方的选择性导电沟道区域126。源/漏区122，124包括电连接连接至光检测器114的光检测器源/漏区122。在一些实施例中，光检测器源/漏区122延伸至光检测器114，使得光检测器源/漏区122直接连接到光检测器114。在其他实施例中，光检测器源/漏区122沿导电路径128间接连接到光检测器114。
有利的是，通过在硅锗层106中布置光检测器114，光检测器114对于长波长辐射具有良好的灵敏度和吸收。此外，通过将例如传输晶体管116的像素晶体管(多个)布置在硅层104上，当形成像素晶体管(多个)时，可以有利地应用传统CMOS工艺，从而降低成本。
当硅锗用于容纳光检测器114时，其它半导体材料也可以用来代替硅锗。例如，可用已知具有有利聚光特性的另一半导体材料来替代硅锗。
参照图2A，提供了图1的CMOS图像传感器的更详细的实施例的截面图200A。如图所示，半导体叠层102a布置在半导体衬底202(例如，用p或n型掺杂剂重掺杂的体硅衬底)的上方。半导体叠层102a掺杂有p或n型掺杂剂，并且包括一对硅层104a，204以及布置在硅层104a，204之间的硅锗层106a。在一些实施例中，半导体叠层102a具有与半导体衬底202相同的掺杂类型。此外，在一些实施例中，该对硅层的下硅层204布置在半导体衬底202上方并且直接邻接半导体衬底202，硅锗层106a布置在下硅层204的上方并且直接邻接下硅层204，和/或该对硅层的上硅层104a布置在硅锗层106a的上方并且直接邻接硅锗层106a。例如，硅层104a，204可以是元素硅或纯硅的外延层，并且例如，硅锗层106a可以是硅锗的外延层。在一些实施例中，硅锗层106a中的硅量x与硅锗层中的锗量y相关：y＝1-x。例如，硅锗层106a可以是SixGe(1-x)，其中x为介于0和1之间的值。例如，硅锗层106a中硅和锗的量可以原子或质量来定量。
例如，像素传感器110a布置在半导体叠层102a中，并且可以是有源像素传感器。像素传感器110a由从上硅层104a的上表面108a伸入到半导体叠层102a中的隔离区112横向环绕。例如，隔离区112是浅沟槽隔离(STI)区、深沟槽隔离(DTI)区或注入隔离区。像素传感器110a包括埋置在硅锗层106a内的光检测器114a，和在上硅层104a的上表面108a上布置的一个或多个像素晶体管。通过将光检测器114a布置在硅锗层106a中，光检测器114有利地对长波长辐射具有良好的灵敏度和吸收。例如，长波长辐射包括具有介于约700纳米至大约1毫米之间的波长的红外辐射。
光检测器114a是掺杂类型与硅锗层106a的周围区域(例如，体区)相反的硅锗的掺杂区域，以在不同的掺杂类型之间限定PN或PIN结。例如，光检测器114a可以是硅锗层106a中与硅锗层106a的体区(例如，主体区)的掺杂类型相反的区域。作为另一个例子，光检测器114a可以是硅锗层，该层具有与硅锗层106a相反的掺杂类型，并且独立于半导体叠层102a。
像素晶体管(多个)包括被配置为除去在光检测器114a的累积电荷传输晶体管116a。传输晶体管116a包括布置在上硅层104a上方的传输栅极118，传输栅极118通过传输栅极介电层120与上硅层104a隔离。例如，传输栅极118可以是掺杂多晶硅、金属或其它一些导电材料。例如，传输栅极介电层120可以是氧化物，诸如二氧化硅、高k电介质(即，介电常数大于约3.9的电介质)或一些其他电介质。传输栅极118布置在选择性导电沟道区126a上方。根据施加到传输栅极118的偏压，选择性导电沟道区126a选择性地导通，并且限定在源/漏区122a，124之间。源/漏区122a，124布置在上硅层104a的上表面上108a中且位于传输栅极118的相对两侧，并且源/漏区122a，124中的一个是或者包括导电沟道区206a。例如，源/漏区122a，124可以是上硅层104a的与半导体叠层102的掺杂类型相反的掺杂区。
导电沟道区206从基本平齐于上硅层104a的上表面108a延伸至横向邻近光检测器114a并且横向位于光检测器114a和传输栅极118之间的位置处。在一些实施例中，导电沟道区206a邻接光检测器114a的侧壁。此外，由于导电沟道区206a在上硅层104a和硅锗层106a之间延伸，一些实施例的导电沟道区206a包括掺杂梯度，其中，上硅层104a的掺杂剂浓度高于硅锗层106a的浓度。
参照图2B，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200B。如图所示，半导体叠层102b包括一对硅层104a，204，以及布置在硅层104a，204之间的第二半导体叠层208a。第二半导体叠层208包括在硅和硅锗之间交替的多个层210，212，214，214，216，218。例如，第二半导体叠层208包括3个硅锗层210，214，218，和在3个硅锗层210，214，218之间的2个硅层212，216。在一些实施例中，第二半导体叠层208a的层210，212，214，214，216，218是外延层。此外，在一些实施例中，第二半导体叠层208的硅层212，216是元素硅或纯硅，和/或硅锗层210，214，218中的硅量x与硅锗层210，214，218中的锗量y，通过y＝1-x相关联。甚至，在一些实施例中，优化第二半导体叠层208的层210，212，214，216，218的厚度，以促进进入层210，212，214，216，218的辐射的全内反射，从而提高布置在第二半导体叠层208中的光检测器114a的灵敏度和/或量子效率。例如，由于硅锗层210，214，218与硅层212，216的折射率之间的差异，使得硅锗层210，214，218可以充当光管以将辐射引向光检测器114a。
光检测器114a包括在硅和硅锗之间交替的掺杂区(未各个示出)的叠层，以模仿第二半导体叠层208。此外，该掺杂区的掺杂类型与第二半导体叠层208中的多个层210，212，214，216，218中的相应层的体区(例如，主体区)的掺杂类型相反，以限定不同掺杂类型之间的PN或PIN结。在一些实施例中，掺杂区是多个层210，212，214，216，218中相应层的区域，并且具有与相应层相反的掺杂类型。在其他实施例中，掺杂区是与多个层210，212，214，216，218中的相应层材料相同的硅和硅锗层，独立于半导体叠层102b，并且具有与相应层相反的掺杂类型。
参照图2C，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200C。如图所示，像素传感器110b包括具有一对源/漏区122b，124的传输晶体管116b，源/漏区122b，124在传输栅极118的相对两侧上横向间隔。此外，导电沟道区206b从源/漏区122b，124中的一个垂直延伸到源/漏区122b，124中的这一个下方的光检测器114a内的位置处。例如，源/漏区122b，124和导电沟道区206b可以是与容纳像素传感器110b的半导体叠层102a的掺杂类型相反的掺杂区域。此外，导电沟道区206b可具有掺杂梯度，其中，元素硅中的掺杂剂浓度比硅锗中的掺杂剂浓度更高。
参照图2D，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200D。如图所示，图2D是图2C的变型，其中，硅和硅锗的第二半导体叠层208代替图2C的硅锗层106a。
参照图2E，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200E。如图所示，像素传感器110b包括具有一对源/漏区122c，124的传输晶体管116c，源/漏区122c，124在传输栅极118的相对两侧上横向间隔。传输晶体管116c的传输栅极118布置在传输栅极118下方的光检测器114a的第一侧边，导电沟道区206b从源/漏区122c，124中的一个垂直延伸到横向邻接光检测器114a的第二侧边的位置处，第一侧边与第二侧边相对。在一些实施例中，导电沟道区206b邻接光检测器114a的在第二侧边上的侧壁。例如，源/漏区122c，124和导电沟道区206b可以是与容纳像素传感器110c的半导体叠层102a的掺杂类型相反的掺杂区域。
参照图2F，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200F。如图所示，图2F是图2E的变型，其中，硅和硅锗的第二半导体叠层208代替图2E的硅锗层106a。
参照图2G，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200G。如图所示，半导体叠层120支撑像素传感器110d，并且包括硅层104b和部分覆盖硅层104b的硅锗层106b。在一些实施例中，半导体叠层102c被掺杂并且与半导体叠层102下方的半导体衬底202的掺杂类型相同。此外，在一些实施例中，硅锗层106b直接邻接硅层104b，和/或硅层104b直接邻接半导体衬底202。例如，硅层104b可以是元素硅或纯硅的外延层，并且例如，硅锗层106b可以是硅锗的外延层。在一些实施例中，硅锗层106b中的硅量x与硅锗层中的锗量y，通过y＝1-x相关联。此外，在一些实施例中，硅锗层106b具有约10nm或100nm的厚度。像素传感器110d包括埋置在硅层104b和硅锗层106b中的光检测器114b，并且一个或多个像素晶体管布置在硅层104b上。
光检测器114b包括在硅和硅锗之间交替的掺杂区(未各个示出)的叠层，以模仿第二半导体叠层102c。此外，掺杂区具有的掺杂类型与硅层104b和硅锗层106b中相应层的体区(例如，主体区)的掺杂类型相反，以限定不同掺杂类型之间的PN或PIN结。在一些实施例中，掺杂区是硅层104b和硅锗层106b中相应层的区域，并且具有与该相应层的体区相反的掺杂类型。在其他实施例中，掺杂区是硅层和硅锗层，其中，硅层和硅锗层与硅层104b和硅锗层106b中相应层的材料相同且独立于半导体叠层102c，并且具有与该相应层相反的掺杂类型。
像素晶体管(多个)包括被配置为除去在光检测器114b的累积电荷传输晶体管116b。传输晶体管116b包括布置在硅层104b上方的传输栅极118。传输栅极118布置为横向邻近于硅锗层106b但与硅锗层106b间隔，并且通过传输栅极介电层120与硅层104b隔离。在硅层104b中且在传输栅极118的相对两侧上布置源/漏区122b，124。例如，源/漏区122b，124可以是硅层104b和/或硅锗层106b中具有与半导体叠层102c相反的掺杂类型(例如，p-或n-类型)的掺杂区。在一些实施例中，源/漏区122b，124中的一个伸入至光检测器114内，和/或邻接硅锗层106b。
参照图2H，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200H。如图所示，像素传感器110e包括限定在硅锗层106b内的光检测器114c，硅锗层106b部分覆盖硅层104b。光检测器114c是硅锗中具有与硅锗层106b的周围区域(例如，体区)的掺杂类型相反的掺杂区域，以限定不同的掺杂类型之间的PN或PIN结。例如，光检测器114c可以是硅锗层106b中的与硅锗层106b的体区(例如，主体区)的掺杂类型相反的区域。作为另一个例子，光检测器114c可以是硅锗层，该硅锗层具有与硅锗层106b相反的掺杂类型，并且独立于半导体叠层102c。在一些实施例中，光检测器114c横向邻近于传输晶体管116b的传输栅极118。此外，在一些实施例中，光检测器114c部分地覆盖和/或邻接传输晶体管116b的源/漏区122b。
参照图2I，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200I。如图所示，半导体叠层120d支撑像素传感器110f，并且包括硅层104b和埋置在硅层104b的上表面108b内的硅锗层106b。在一些实施例中，半导体叠层102d被掺杂并且与半导体叠层102d下方的半导体衬底202的掺杂类型相同。像素传感器110f包括埋置在硅层104b和硅锗层106b中的光检测器114d，并且一个或多个像素晶体管布置在硅层104b上。
光检测器114d包括在硅和硅锗之间交替的掺杂区(未各个示出)的叠层，以模仿第二半导体叠层102d。此外，掺杂区具有的掺杂类型与硅层104b和硅锗层106b中相应层的体区(例如，主体区)的掺杂类型相反，以限定不同掺杂类型之间的PN或PIN结。在一些实施例中，掺杂区是硅层104b和硅锗层106b中相应层的区域，并且具有与相应层的体区相反的掺杂类型。
像素晶体管(多个)包括传输晶体管116a。传输晶体管116a的源/漏区122a，124布置在上硅层104b的上表面上108b中且在传输晶体管116a的传输栅极118的相对两侧，并且源/漏区122a，124中的一个是或者包括导电沟道区206a。导电沟道区206a从基本平齐于上硅层104b的上表面108b处延伸到横向邻近光检测器114b的位置处，并且横向地位于光检测器114d和传输栅极118之间。在一些实施例中，导电沟道区206a邻接光检测器114d的侧壁。此外，在一些实施例中，导电沟道区206a布置在硅锗层106b中，和/或邻接于硅锗层106b。
参照图2J，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200J。如图所示，像素传感器110g包括限定在硅锗层106b内的光检测器114c，硅锗层106b埋置在硅层104b的上表面108b内。在一些实施例中，光检测器114c邻接传输晶体管116d的源/漏区122d，传输晶体管116d布置为横向邻近于硅锗层106b。
例如，源/漏区122d布置在硅层104b的上表面108b内，并且可以是硅层104b中与硅层104b的体区的掺杂类型相反的掺杂区。源/漏区122d包括导电沟道区206c，导电沟道区206c从基本平齐于硅层104b的上表面108b处延伸至横向邻近光检测器114c的位置处，并且横向地位于光检测器114c和传输晶体管的传输栅极118之间。在一些实施例中，导电沟道区206c布置在硅锗层106b中，并且包括掺杂梯度，其中，硅层104b的掺杂剂的浓度高于硅锗层106b的掺杂剂浓度。此外，在一些实施例中，导电沟道区206c邻接光检测器114c的侧壁。
参照图2K，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200K。如图所示，像素传感器110h包括具有一对源/漏区122e，124的传输晶体管116e。源/漏极区122，124横向间隔，以限定位于传输晶体管116e的传输栅极118下方的选择性导电沟道区126b。此外，源漏区122e，124中的一个布置在传输栅极118的下方，是或者包括导电沟道区206a。导电沟道区206a从与支撑传输晶体管116e的硅层104a的上表面108a大致平齐处垂直延伸至与传输栅极118下方的光检测器114a横向相邻的位置处。在一些实施例中，导电沟道区206a邻接光检测器114a的侧壁。
参照图2L，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图200L。如图所示，图2L是图2K的变型，其中，硅和硅锗的第二半导体叠层208代替图2K的硅锗层106a。
尽管图2A至2L的半导体叠层102a至102d被示出为布置在半导体衬底202的上方，但是应当理解的是，在其他实施例中，半导体叠层102a至102d可以完全或部分地布置在所述半导体衬底202中。例如，图2A的下部硅层图204可以是半导体衬底202的掺杂区域。
参照图3A，提供了图1的CMOS图像传感器的其他更详细的实施例的截面图300A。图3A示出了图1的半导体结构，但可以理解，图1的半导体结构可以用图2A至图2L的半导体结构来代替。如图所示，半导体叠层102布置在半导体衬底202a(例如，重掺杂有p或n型掺杂剂的块状硅衬底)的上方。半导体叠层102掺杂有p型或n型掺杂剂，并且包括硅层104和硅锗层106。一些实施例中，半导体叠层102与半导体衬底202a具有相同的掺杂类型。此外，在一些实施例中，硅层104与硅锗层106直接邻接。例如，硅层104b可以是元素硅或纯硅的外延层，并且例如，硅锗层106b可以是硅锗的外延层。在一些实施例中，硅锗层106中的硅量x与硅锗层中的锗量y相关：y＝1-x。
像素传感器110和逻辑区302布置在半导体叠层102中。例如，像素传感器110可以是有源像素传感器，并且由从硅层104的上表面108伸入至半导体叠层102内的隔离区域112横向包围。例如，隔离区112是STI区或DTI区。像素传感器110包括掩埋在硅锗层106中的光检测器114，和布置在硅层104上的一个或多个像素晶体管。像素晶体管(多个)包括被配置为除去在光检测器114b的累积电荷的传输晶体管116b。逻辑区域302布置成与像素传感器110和隔离区域112横向相邻，并且包括被配置为读和/或存储由像素传感器110产生的数据的一个或多个逻辑晶体管。
光检测器114是掺杂类型与半导体叠层102的周边区域(例如，体区)的掺杂类型相反的掺杂区域，以限定不同的掺杂类型之间的PN或PIN结。例如，半导体叠层102的一个或多个层中容纳光检测器114的体区可具有第一掺杂类型(例如，p型掺杂)，并且光检测器114可具有与所述体区相反的第二掺杂类型(例如n型掺杂)。光检测器114包括硅和/或硅锗的堆叠的一个或多个掺杂区域(未个别地示出)以模仿半导体叠层102的容纳层(多个)。在一些实施例中，光检测器114的掺杂区域(多个)是所述容纳层(多个)中的相应层中的区域(多个)，并且具有与容纳层中的相应层的体区(多个)相反的掺杂类型。在其他实施例中，光检测器114的掺杂区(多个)是与容纳层(多个)中的相应层具有相同材料、独立于半导体叠层102且具有与容纳层(多个)的相应层相反的掺杂类型的层(多个)。例如，假定光检测器114分布在半导体叠层102的具有不同材料的第一层和第二层之间，光检测器114可包括对应于不同材料一对层(或区域)，该对层堆叠以模仿第一层和第二层，并且具有与第一层和第二层中的相应层的体区相反的掺杂类型。
传输晶体管116和逻辑区域302的逻辑晶体管304包括布置在硅层104上方且由相应的栅极介电层120，308与硅层104隔离的相应的栅极118，306。例如，栅极118，306可以是掺杂多晶硅、金属或其它一些导电材料。例如，栅极介电层308可以是氧化物，诸如二氧化硅、高k电介质或一些其他电介质。栅极118，306包括由相应的间隔件310，312衬垫的侧壁，并且布置在相应的选择性导电沟道区126，314上方。例如，间隔件310，312可以是氮化硅、二氧化硅或其它一些电介质。根据施加到各个栅极118，306的偏压，选择性导电沟道区126，314有选择地导电，并且限定在布置在硅层104的上表面108内且位于相应栅极118，306的相对两侧的相应源/漏区122，124，316，318之间。例如，源/漏区122，124，316，318可以是硅层104b中具有与半导体叠层102相反的掺杂类型(例如，p-或n-类型)的掺杂区。此外，传输晶体管116的源/漏区122，124中的一个，直接地或沿导电通路128间接地电连接连接至光检测器114。
例如，互连结构320布置在半导体叠层102、像素晶体管(诸如传输晶体管116)和逻辑晶体管的上方。互连结构320互连像素晶体管和逻辑晶体管，并且包括层间介电(ILD)区322，其中，导电部件326，328的多个层324布置在其中。为了便于说明，多个层324中的仅一个层被标记，并且导电部件326，328中的仅一些被标记。例如，ILD区域322可包括ILD层的叠层(未个别地示出)。例如，ILD区322可以是，或者可以包括氧化物，低κ电介质(即，具有介电常数小于约3.9的电介质)，或一些其它的介电材料。导电部件326，328的层324堆叠在ILD区域322中，并且导电部件326，328可以是例如线和焊盘。导电部件326，328的层324通过布置在层324之间的通孔330，332相互连接，并且通过布置在层324中的底部一层与像素和逻辑晶体管之间的接触件334被连接到像素晶体管和逻辑晶体管。为了便于说明，仅一些通孔330，332和接触件334中的一个被标记。例如，导电部件326，328的层324，通孔330，332和接触件334可以是诸如铜或钨的金属，或一些其它导电材料。
钝化层336布置在ILD区322上方，并且包括用滤色器338填充、由微透镜340覆盖的井部。例如，钝化层336可以是多个介电层的叠层，如氮化物层堆叠在一对氧化物层之间。滤色器338被配置为选择性地将指定颜色或波长的辐照(如，光)传输至像素传感器110，而微透镜340被配置为将入射辐照聚焦到滤色器338和/或像素传感器110上。在一些实施例中，滤色器338被配置成透射红外辐射，而阻挡其它波长的辐射。
参照图3B，提供了图1的CMOS图像传感器的一些背照式(BSI)实施例的截面图300B。图3B示出了图1的半导体结构，但可以理解，图1的半导体结构可以用图2A至图2L的半导体结构来代替。如图所示，支撑装置342通过第一钝化层344支撑互连结构320。例如，第一钝化层344可以是诸如氮化硅的介电材料，例如，支撑装置342可以是集成电路或块状半导体衬底。半导体叠层102布置在互连结构320上方，半导体衬底202b布置在半导体叠层102的上方。此外，第二钝化层336被布置在半导体衬底202上，并且包括覆盖导体叠层102中的像素传感器110的井部。该井部由滤色器338填充，并且由微透镜340覆盖。
参照图4，提供了图1的像素传感器110的一些实施例的电路图400。如图所示，电荷存储节点402(例如，浮动扩散(FD)节点)通过传输晶体管116被选择性地连接到光检测器114，并且通过复位晶体管406选择性地连接到电源404。例如，光检测器114可以是光电二极管，和/或电源404可以是直流(DC)电源。传输晶体管116被配置为选择性地将在光检测器114中累积的电荷输送到电荷存储节点402，并且复位晶体管406被配置成选择性地清除存储在电荷存储节点402的电荷。电荷存储节点402门控(gate)源极跟随器晶体管408，以选择性地将电源404连接到行选择晶体管410，行选择晶体管410选择性地将源极跟随器晶体管408连接到输出412。源极跟随晶体管408被配置为非破坏性地读和放大存储在电荷存储节点402中的电荷，并且行选择晶体管410被配置为选择待读取的像素传感器110。
尽管图1的像素传感器110被描述为图4中的五晶体管(5T)的有源像素传感器(即，有源像素传感器具有5个晶体管的)。但是应当理解的是，像素传感器110的其它实施例可包括更多或更少的晶体管。例如，图1的像素传感器110的其它实施例可以包括2，3或6个晶体管。
参照图5，提供了图1的BSI图像传感器的一些实施例的顶视图500。如图所示，CMOS图像传感器的逻辑区域302横向包围隔离区112，像素传感器110，502，504(仅其中的一些被标记)的阵列布置在隔离区112内。例如，逻辑区域302包括被配置为读和/或存储由像素传感器110，502，504响应于入射辐射而生成的数据的逻辑和/或存储器件(未示出)。隔离区112被配置为将像素传感器110，502，504隔离，并且例如是STI或DTI区域。根据图1、图2A至图2L或图3A或图3B的像素传感器110，像素传感器110，502，504被分别配置，并且布置为行和列。
参考图6至图12，提供了制造具有硅和硅锗的CMOS图像传感器的方法的一些实施例的一系列截面图。例如，各横截面图可以对应于图2A的CMOS图像传感器在制造的不同阶段。
如图6的横截面图600所示，通过外延，下硅层204和硅锗层106a形成为彼此层叠。下硅层204形成在半导体衬底202上，硅锗层106a形成在下硅层204上。在一些实施例中，下硅层204由元素或纯硅形成，和/或直接形成在半导体衬底202上。此外，在一些实施例中，硅锗层106a由SixGe(1-x)形成，和/或直接形成在下硅层204上。例如，在半导体衬底202可以是块状半导体衬底，诸如块状硅衬底，或绝缘体上硅(SOI)衬底，和/或可以是掺杂有p-或n-型掺杂物。
在替代实施例中，多个层可以由硅和硅锗交替形成，以代替硅锗层106a。在一些这样的实施例中，这些多个层可以具有小于下硅层204厚度的单个厚度，和/或具有约等于或大于下硅层204厚度的组合厚度。此外，在一些实施例中，多个层可形成为例如图2B，2D，2F，或2L中所述的第二半导体叠层208。
如图7的横截面图700所示，光检测器114a形成为埋置在硅锗层106a中。在一些实施例中，光检测器114a形成为限于硅锗层106a内。光检测器114A是n-型或p-型掺杂剂的掺杂区，具有与硅锗层106a相反的掺杂类型。例如，光检测器114a可以通过离子注入形成。
如图8的截面图800所示，通过外延，上硅层104a形成在硅锗层106a和光检测器114a的上方。在一些实施例中，上硅层204由元素或纯硅形成，和/或直接形成在硅锗层106a上。
如图9的截面图900所示，隔离区域112形成在上硅层104a中，横向围绕像素传感器区域902。例如，隔离区域112可以形成为STI区域和/或注入隔离区域。在一些实施例中，形成隔离区域112的工艺包括:蚀刻上硅层104a以形成横向围绕像素传感器区域902的沟槽，随后用诸如二氧化硅的介电材料填充沟槽。
如图10的截面图1000所示，介电层1002和导电层1004堆叠形成在上硅层104a和隔离区域112上方。介电层1002形成在上硅层104a上，导电层1004形成在介电层1002上。在一些实施例中，介电层1002直接形成在上硅层104a上，和/或导电层1004直接形成在介电层1002上。例如，导电层1004和介电层1002可以由汽相沉积(如化学汽相沉积(CVD)和物理汽相沉积(PVD)、原子层沉积(ALD))和/或热氧化形成。例如，介电层1002可以是氧化物或高k电介质。例如，导电层1004可以是金属或掺杂多晶硅。
如图11的截面图1100所示，对介电层1002(见图10)和导电层1004(见图10)执行蚀刻。该蚀刻形成传输栅极118，和隔离传输栅极118与上硅层104a的传输栅极介电层120。在一些实施例中，执行该蚀刻的工艺包括在导电层1004上方沉积光刻胶层1102并且将其图案化。例如，光刻胶层1102可以被图案化以掩蔽导电层1004中对应于传输栅极118的区域。此后，当使用光刻胶层1102作为掩模时，诸如湿或干蚀刻剂的一种或多种蚀刻剂1104施加于导电层1004和介电层1002。在执行蚀刻之后，光刻胶层1102被去除或以其它方式剥除。
如图12的截面图1200所示，源/漏区122a，124形成在传输栅极118的相对两侧以限定传输栅极118下方的选择性导电沟道区域126a。此外，源极/漏极区122a，124中的一个形成为具有从与上硅层104a的上表面108a约平齐处延伸至光检测器114的导电沟道区206a。例如，源极/漏极区122a，124和导电沟道区206a可以是与上硅层104a和/或硅锗层106a的掺杂类型相反的掺杂区域。在一些实施例中，源/漏区122a，124和导电沟道区域206a通过将掺杂剂离子注入至上硅层104a和硅锗层106a而形成。此外，在一些实施例中，掺杂剂被注入为具有梯度，使得掺杂剂在上硅层104a的浓度比在硅锗层106a高。
在一些替代实施例中，在形成图10中的介电层1002和导电层1004之前，形成导电沟道区206a，并且传输栅极118形成在导电沟道区域206a上方。例如，参见图2K和2L。此外，在一些替代实施例中，具有基本水平轮廓的源/漏区形成在传输栅极118的相对两侧，并且导电沟道区形成为从源/漏区中的一个延伸到光检测器114。例如，参见图2C至图2F。
参考图13，提供了制造具有硅和硅锗的CMOS图像传感器的方法的一些实施例的流程图1300。例如，该方法可以对应于图6至图12的一系列截面图。
在步骤1302，在半导体衬底上形成下硅层和硅锗层，其中，硅锗层覆盖下硅层。例如，参见图6。
在步骤1304中，光检测器形成为埋置在硅锗层中。例如，参见图7。通过在硅锗层中形成光检测器，光检测器有利地对红外辐射更敏感。
在步骤1306，上硅层形成在硅锗层和光检测器上方。例如，参见图8。
在步骤1308，隔离区形成在上硅层中并且横向环绕像素传感器区。例如，参见图9。
在步骤1310，介电层和导电层形成在上硅层上，其中，导电层覆盖介电层。例如，参见图10。
在步骤1312，对导电层和介电层执行蚀刻，以在像素传感器区中形成栅极和栅电介质层，其中，栅极布置在栅极介电层上方。例如，参见图11。
在步骤1314，源/漏区形成在栅极的相对两侧，其中，源/漏区包括与光检测器电连通的源/漏区。例如，参见图12。
在步骤1316，互连结构，滤色器，微透镜，或前述的组合都形成在像素传感器区上方。例如，参见图3A或3B。
在一些实施例中，导电沟道区形成在步骤1308和步骤1310之间，或利用步骤1314形成。
虽然通过流程图1300描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序出现和/或与除了本文示出和/或描述的步骤或事件之外的其他的步骤或事件同时出现。此外，并不要求所有示出的步骤都用于实施本文描述的一个或多个方面或实施例，并且可以在一个或多个分离的步骤和/或阶段中进行本文描述的一个或多个步骤。
参考图14至图12，提供了制造具有硅和硅锗的CMOS图像传感器的方法的其他实施例的一系列截面图。例如，横截面图可以对应于图2G的CMOS图像传感器在制造的不同阶段。
如截面图14的截面图1400所示，硅层104b形成在半导体衬底202上方。在一些实施例中，硅层104由元素或纯硅形成，和/或直接形成在半导体衬底202上。例如，半导体衬底202可以是块状半导体衬底或SOI衬底，和/或是掺杂的。
如图15的截面图1500所示，隔离区112形成在上硅层104b中，横向围绕像素传感器区域902。例如，隔离区域112可以是STI区域和/或注入隔离区域。在一些实施例中，形成隔离区112的工艺包括：蚀刻硅层104b以形成横向围绕像素传感器区域902的沟槽，随后用诸如二氧化硅的介电材料填充沟槽。
如由图16的截面图1600所示，介电层1002和导电层1004堆叠形成在硅层104b和隔离区112上方。介电层1002形成在硅层104b上，而导电层1004形成在介电层1002上。在一些实施例中，介电层1002直接形成在硅层104b上，和/或导电层1004直接形成在介电层1002上。例如，导电层1004和介电层1002可以由汽相淀积、ALD和/或热氧化形成。
如图17的截面图1700所示，对介电层1002(参见图16)和导电层1004(参见图16)进行第一蚀刻。第一蚀刻形成的传输栅极118以及隔离传输栅极118和硅层104b的传输栅极介电层120。在一些实施例中，执行第一蚀刻的工艺包括在导电层1004上方沉积和图案化第一光刻胶层1702。例如，第一光刻胶层1702可被图案化以掩蔽导电层1004中对应于传输栅极118的区域。此后，当使用第一光刻胶层1702作为掩模时，如湿或干蚀刻剂的一种或多种蚀刻剂1704施加到导电层1004和介电层1002。在执行第一蚀刻之后，可以去除或以其他方式剥除第一光刻胶层1702。
如图18的截面图1800所示，源/漏区122b，124形成在传输栅极118的相对两侧以限定传输栅极118下的选择性导电沟道区域126a。例如，源/漏区122b，124可以是与硅层104b掺杂类型相反的掺杂区域。此外，源/漏区122b，124的一个可以是或另外包括具有基本垂直的轮廓的导电沟道区。在一些实施例中，源/漏区122b，124通过将掺杂剂离子注入至硅层104b而形成。
如图19的截面图1900所示，硅锗层104b通过外延形成。硅锗层106b形成在硅层104b上，同时衬垫传输栅极118。在一些实施例中，硅锗层106b由SixGe(1-x)形成，和/或直接形成在下硅层104b上。
如图20的截面图2000所示，对硅锗层106b执行蚀刻，以将硅锗层106b限制在隔离区112和源/漏区122b，124的一个之间的位置处。在一些实施例中，用于执行第二蚀刻的工艺包括在硅锗层106b上方沉积和图案化第二光刻胶层2002。此后，当使用第二光刻胶层2002作为掩模时，如湿或干蚀刻剂的一种或多种蚀刻剂2004施加至硅锗层106b。在执行第二蚀刻之后，可以去除或以其他方式剥除第二光刻胶层2002。
作为图19和图20中的在硅层104b上方形成硅锗层106b并且随后将其蚀刻的替代，可以对硅层104b执行第二蚀刻，硅锗层106b可以通过填充第二蚀刻形成的开口而形成。另外，硅锗层106b可以被回蚀刻，使得它局限在所形成的开口内。例如，参见图2I和2J。
如图21的截面图2100所示，光检测器114b形成为埋置在硅锗层106b中。在一些实施例中，光检测器114b形成为局限于硅锗层106b内。光检测器114a是具有n-型或p-型掺杂剂的掺杂区，具有与硅锗层106a相反的掺杂类型。例如，光检测器114b可以通过离子注入形成。
参见图22，提供了制造具有硅和硅锗的CMOS图像传感器的方法的其他实施例的流程图2200。例如，该方法可以对应于图14至图21的一系列的截面图。
在步骤2202，在半导体衬底上形成硅层。例如，参见图14。
在步骤2204，在硅层内形成横向环绕像素传感器区的隔离区。例如，参见图15。
在步骤2206，在硅层上形成介质层和导电层，其中，导电层覆盖介电层。例如，参见图16。
在步骤2208，对导电层和介电层执行蚀刻，以在像素传感器区中形成栅极和栅介电层，其中，栅极布置在栅极介电层上方。例如，参见图17。
在步骤2210，在栅极的相对两侧形成源/漏区。例如，参见图18。
在步骤2212，硅锗层形成为部分覆盖或掩埋在硅层中，并且与栅极横向相邻。例如，参见图19或图20。
在步骤2214中，光检测器形成为掩埋在硅锗层中。例如，参见图21。
在步骤2216，在像素传感器区上方形成互连结构，滤色器，微透镜，或前述的组合。例如，参见图3A或3B。
虽然通过流程图2200描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序出现和/或与除了本文示出和/或描述的步骤或事件之外的其他的步骤或事件同时出现。此外，并不要求所有示出的步骤都用于实施本文描述的一个或多个方面或实施例，并且可以在一个或多个分离的步骤和/或阶段中进行本文描述的一个或多个步骤。
在一些实施例中，本发明涉及一种CMOS图像传感器。硅锗层，邻接于硅层。光检测器，布置在所述硅锗层中。晶体管，布置在所述硅层上，源/漏区埋置在所述硅层的表面中且电连接至所述光检测器。
在其他实施例中，所述硅层是元素或纯硅。
在其他实施例中，CMOS图像传感器还包括：附加硅层，邻接所述硅锗层，其中，所述硅锗层布置在所述硅层和所述附加硅层之间。
在其他实施例中，CMOS图像传感器还包括：半导体堆叠层，布置在所述硅层和所述附加硅层之间，其中，所述半导体叠层包括彼此堆叠且在硅和硅锗之间交替的所述硅锗层、多个附加硅层和多个附加硅锗层，其中，所述光检测器布置在所述半导体叠层中且跨过所述半导体叠层的多个层。
在其他实施例中，所述源/漏区从与所述硅层的表面基本平齐处伸入至所述光检测器中或邻近所述光检测器的位置处。
在其他实施例中，所述源/漏区局限在位于所述晶体管的栅极的正下方。
在其他实施例中，所述源/漏区通过导电沟道区电连接至所述光检测器，所述导电沟道区从所述源/漏区伸入至所述光检测器内或邻近所述光检测器的位置，连接。
在其他实施例中，所述硅锗层部分覆盖所述硅层的表面，并且横向邻接于所述晶体管。
在其他实施例中，所述硅锗层埋置在所述硅锗层的表面内，并且横向邻接于所述晶体管。
在其他实施例中，所述光检测器包括所述硅锗层的与所述硅锗层的周围区域掺杂类型相反的掺杂区，。
在其它实施例中，本发明提供了用于制造CMOS图像传感器的方法。形成具有硅层和硅锗层的半导体叠层。形成在所述硅锗层中的光检测器。在所述硅层上形成晶体管，源/漏区埋置在所述硅层的表面中且电连接至所述光检测器。
在其他实施例中，该方法还包括：在半导体衬底上形成附加硅层；在所述附加硅层上形成所述硅锗层；以及在所述硅锗层上形成所述硅层。
在其他实施例中，该方法还包括：在所述附加硅层上形成第二半导体叠层，在所述第二半导体叠层中形成跨越所述第二半导体叠层的多层的所述光检测器，并且在所述第二半导体叠层上形成所述硅层，其中，形成所述第二半导体叠层包括：形成彼此堆叠，在硅和硅锗之间交替的所述硅锗层、多个附加硅层和多个附加硅锗层。
在其他实施例中，该方法还包括：形成具有元素硅或纯硅的所述硅层。
在其他实施例中，该方法还包括：形成从与所述硅层的表面基本平齐处伸入至所述光检测器中或邻近所述光检测器的位置处的所述源/漏区。
在其他实施例中，该方法还包括：形成完全覆盖所述源/漏区的所述晶体管的栅极。
在其他实施例中，该方法还包括：形成从接近所述硅层的表面处伸入至所述光检测器中或邻近所述光检测器的位置处的导电沟道区；以及形成覆盖所述导电沟道区的所述源/漏区。
在其他实施例中，该方法还包括：形成部分覆盖所述硅层的表面的所述硅锗层。
在其他实施例中，该方法还包括：形成埋置在所述硅层的表面内的所述硅锗层。
在其它实施例中，本发明提供了图像传感器。半导体叠层，布置在半导体衬底上方。所述半导体叠层包括下硅层、覆盖所述下硅层的硅锗层以及覆盖所述硅锗层的上硅层。多个像素传感器布置在半导体衬底内。所述像素传感器包括掩埋在所述硅锗层中的光检测器，和布置在所述上硅层上的晶体管。所述晶体管包括栅极和布置在所述上硅层中的位于所述栅极相对两侧的一对源/漏区。所述源/漏区包括电连接至所述光检测器的源/漏区。隔离区，布置在所述像素传感器之间，且横向环绕所述像素传感器。逻辑区，横向环绕所述隔离区，并且包括逻辑晶体管。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种互补金属氧化物半导体(CMOS)图像传感器，包括：
硅层，邻接硅锗层；
光检测器，布置在所述硅锗层中；以及
晶体管，布置在所述硅层上，所述晶体管具有埋置在所述硅层的表面内且电连接至所述光检测器的源/漏区。
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