CN106997774A - 存储器、存储控制器 - Google Patents

存储器、存储控制器 Download PDF

Info

Publication number
CN106997774A
CN106997774A CN201610952576.7A CN201610952576A CN106997774A CN 106997774 A CN106997774 A CN 106997774A CN 201610952576 A CN201610952576 A CN 201610952576A CN 106997774 A CN106997774 A CN 106997774A
Authority
CN
China
Prior art keywords
memory
self
refresh
command
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610952576.7A
Other languages
English (en)
Other versions
CN106997774B (zh
Inventor
谢博伟
陈尚斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN106997774A publication Critical patent/CN106997774A/zh
Application granted granted Critical
Publication of CN106997774B publication Critical patent/CN106997774B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Abstract

本发明提出一种存储器、存储控制器以及存储器系统。存储器控制器包含时钟信号引脚，与存储器连接，用于发送时钟信号到存储器；以及多个命令引脚，与存储器连接，用于发送命令信号到存储器，其中命令信号包含进入自刷新命令和进入休眠命令，其中当执行进入自刷新命令时，存储器进入自刷新状态，以及当执行进入休眠命令时，存储器进入休眠状态。本发明通过以上手段，存储器能够不根据时钟使能信号CKE进入/离开休眠状态。

Description

存储器、存储控制器
【技术领域】
本发明关于存储领域，特别有关于一种存储器、存储控制器以及存储器系统
【背景技术】
一般而言，存储器系统包含存储器控制器和动态随机存取存储器(DRAM)。存储器控制器与DRAM连接。存储器控制器可将数据写入DRAM或从DRAM读出数据。例如，双数据率DRAM(也简称为DDR DRAM)是普通DRAM的一种。
图1示意性地图示现有的存储器系统的架构。存储器系统100包含存储器控制器120和DDR DRAM 110。此外，存储器控制器120的多个引脚与DDR DRAM 110的对应引脚连接以便发送多个控制信号。DDR DRAM 110是低功率第三代DDR DRAM(也简称为LPDDR3DRAM)或低功率第四生成DDR DRAM(也简称为LPDDR4DRAM)。
如图1所示，控制信号包含时钟使能信号CKE、时钟信号CLK、命令信号CMD和芯片选择信号CS。命令信号CMD至少包含七个命令地址信号CA0～CA6。即，7个引脚被采用于发送命令信号CMD。
LPDDR3DRAM的规格将描述如下。为了控制LPDDR3DRAM以进入自刷新状态，存储器控制器120必须生成进入自刷新命令SRE。为了控制LPDDR3DRAM以离开自刷新状态，存储器控制器120必须生成现有的自刷新命令SRX。此外，当LPDDR3DRAM进入/离开自刷新状态时，LPDDR3DRAM必须进入/离开休眠状态。时钟使能信号CKE被采用以控制LPDDR3DRAM以进入/离开休眠状态。
图2A示意性地图示用于控制LPDDR3DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。响应于时钟信号CLK的上升缘，进入自刷新命令SRE指示芯片选择信号CS处于高电平状态(H)，命令信号CMD的命令地址信号CA0～CA5均位于低电平状态(L)以及命令地址信号CA6位于高电平状态(H)。响应于时钟信号CLK的上升缘，现有的自刷新命令SRX指示芯片选择信号CS位于高电平状态(H)且不关心命令地址信号CA0～CA6的电平状态(X)。
此外，另一类型的命令信号CMD包含有效的命令Valid或不操作命令NOP。例如，有效的命令Valid是读命令或写命令。
图2B是图示控制LPDDR3DRAM进入/离开自刷新状态的相关信号的示意时间波形图。
在时间点t1响应于时钟信号CLK的上升缘，当时钟使能信号CKE处于低电平状态且芯片选择信号CS处于高电平状态时，存储器控制器120生成进入自刷新命令SRE。即，在时间点t1，LPDDR3DRAM同时进入自刷新状态和休眠状态。
在时间点ta响应于时钟信号CLK的上升缘，当时钟使能信号CKE处于高电平状态且芯片选择信号CS处于高电平状态时，存储器控制器120生成现有的自刷新命令SRX。即，在时间点ta，LPDDR3DRAM同时离开自刷新状态和休眠状态。
如上所述，在t1和ta之间的时间间隔中，LPDDR3DRAM的自刷新状态也是LPDDR3DRAM的休眠状态。此外，在休眠状态，存储器控制器120可选择性地改变时钟信号CLK的频率或指示时钟信号CLK。
相较于LPDDR3DRAM，LPDDR4DRAM在自刷新状态期间进入/离开休眠状态。即，LPDDR4DRAM不需要同时进入/离开自刷新状态和休眠状态。例如，在进入自刷新状态后，LPDDR4DRAM进入休眠状态。此外，在离开休眠状态后，LPDDR4DRAM离开自刷新状态。
LPDDR4DRAM的规格将描述如下。为了控制LPDDR4DRAM进入自刷新状态，存储器控制器120必须生成两个连续的进入自刷新命令SRE1和SRE2。为了控制LPDDR4DRAM离开自刷新状态，存储器控制器120必须生成两个连续的现有的自刷新命令SRX1和SRX2。此外，时钟使能信号CKE被采用以控制LPDDR3DRAM进入/离开休眠状态。
图3A示意性地图示控制LPDDR4DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。响应于始终信号CLK的第一上升缘，第一进入自刷新命令SRE1指示芯片选择信号CS处于高电平状态(H)，命令信号CMD的命令地址信号CA0～CA2处于低电平状态(L)，命令地址信号CA3～CA4处于高电平状态(H)且命令地址信号CA5处于有效的电平状态(V)。响应于时钟信号CLK的第二上升缘，第二进入自刷新命令SRE2指示芯片选择信号CS处于低电平状态(L)且命令信号CMD的命令地址信号CA0～CA5均处于有效的电平状态(V)。有效的电平状态(V)处于低电平状态(L)或高电平状态(H)。
响应于时钟信号CLK的第一上升缘，第一现有的自刷新命令SRX1指示芯片选择信号CS处于高电平状态(H)，命令信号CMD的命令地址信号CA0、CA1和CA3处于低电平状态(L)，命令地址信号CA2和CA4处于高电平状态(H)，以及命令地址信号CA5处于有效的电平状态(V)。响应于时钟信号CLK的第二上升缘，第二现有的自刷新命令SRX2指示芯片选择信号CS处于低电平状态(L)以及命令信号CMD的命令地址信号CA0～CA5均处于有效的电平状态(V)。
类似地，另一类型的命令信号CMD包含有效的命令Valid或不操作命令NOP。
图3B是控制LPDDR4DRAM进入/离开自刷新状态的相关信号的示意时间波形图。
在时间点t0响应于时钟信号CLK的上升缘，当时钟使能信号CKE处于高电平状态且芯片选择信号CS处于高电平状态时，存储器控制器120生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，存储器控制器120生成第二进入自刷新命令SRE2当时钟使能信号CKE处于高电平状态且芯片选择信号CS处于低电平状态。即，在时间点t1，LPDDR4DRAM进入自刷新状态。
在时间点t3响应于时钟信号CLK的上升缘，来自存储器控制器120的时钟使能信号CKE处于低电平状态。即，在时间点t3，LPDDR4DRAM进入休眠状态。类似地，在休眠状态，存储器控制器120可选择性地改变时钟信号CLK的频率或指示时钟信号CLK。
在时间点ta响应于时钟信号CLK的上升缘，来自存储器控制器120的时钟使能信号CKE处于高电平状态。即，在时间点ta，LPDDR4DRAM离开休眠状态。
在时间点tb响应于时钟信号CLK的上升缘，当时钟使能信号CKE处于高电平状态以及芯片选择信号CS处于高电平状态时，存储器控制器120生成第一现有的自刷新命令SRX1。然后，在时间点tc响应于时钟信号CLK的上升缘，当时钟使能信号CKE处于高电平状态以及芯片选择信号CS处于低电平状态时，存储器控制器120生成第二现有的自刷新命令SRX2。即，在时间点tc，LPDDR4DRAM离开自刷新状态。
如上所述，LPDDR4DRAM在t1和tc之间的时间间隔中处于刷新状态，以及LPDDR4DRAM在t3和ta之间的时间间隔中处于休眠状态。
根据另一现有的方法，时钟使能信号CKE在时间点t1处于低电平状态以及在时间点tc处于高电平状态。因此，LPDDR4DRAM同时处于自刷新状态和休眠状态。
然而，一种新的DDR DRAM可以引入市场。新的DDR DRAM具有新的DRAM接口而没有时钟使能信号CKE引脚以发送时钟使能信号CKE。换句话说，新的DDR DRAM不根据时钟使能信号CKE进入/离开休眠状态。
【发明内容】
有鉴于此，本发明提出一种存储器、存储控制器以及存储器系统。
本发明提供一种与存储器连接的存储器控制器，存储器控制器包含时钟信号引脚，与存储器连接，用于发送时钟信号到存储器；以及多个命令引脚，与存储器连接，用于发送命令信号到存储器，其中命令信号包含进入自刷新命令和进入休眠命令，其中当执行进入自刷新命令时，存储器进入自刷新状态，以及当执行进入休眠命令时，存储器进入休眠状态。
本发明还提供一种与存储器连接的存储器控制器，所述存储器控制器包含时钟信号引脚，与存储器连接，用于发送时钟信号到存储器；以及多个命令引脚，与存储器连接，用于发送命令信号到存储器，其中命令信号包含进入自刷新命令，其中当执行进入自刷新命令时，存储器进入自刷新状态以及存储器根据休眠进入位的设置选择性地进入休眠状态。
本发明还提供一种与存储器控制器连接的存储器，存储器包含时钟信号引脚，与存储器控制器连接，用于从存储器控制器接收时钟信号；以及多个命令引脚，与存储器控制器连接，用于从存储器控制器接收命令信号，其中命令信号包含进入自刷新命令和进入休眠命令，其中当执行进入自刷新命令时，存储器进入自刷新状态，以及当执行进入休眠命令时，存储器进入休眠状态。
本发明还提供一种与存储器控制器连接的存储器，存储器包含时钟信号引脚，与存储器控制器连接，用于从存储器控制器接收时钟信号；以及多个命令引脚，与存储器控制器连接，用于从存储器控制器接收命令信号，其中命令信号包含进入自刷新命令，其中当执行进入自刷新命令时，存储器进入自刷新状态以及存储器根据休眠进入位的设置选择性地进入休眠状态。
本发明还提供一种存储器系统，包含存储器控制器，包含时钟信号引脚和多个命令引脚；以及存储器，与时钟信号引脚和多个命令引脚连接，其中时钟信号通过时钟引脚从存储器控制器发送到存储器，以及命令信号通过多个命令引脚从存储器控制器发送到存储器，其中命令信号包含进入自刷新命令和进入休眠命令，其中当执行进入自刷新命令时，存储器进入自刷新状态，以及当执行进入休眠命令时，存储器进入休眠状态。
一种存储器系统，包含存储器控制器，包含时钟信号引脚和多个命令引脚；以及存储器，与时钟信号引脚和多个命令引脚连接，其中时钟信号通过时钟引脚从存储器控制器发送到存储器，以及命令信号通过多个命令引脚从存储器控制器发送到存储器，其中命令信号包含进入自刷新命令，其中当执行进入自刷新命令时，存储器进入自刷新状态以及存储器根据休眠进入位的设置选择性地进入休眠状态。
本发明通过以上手段，存储器能够不根据时钟使能信号CKE进入/离开休眠状态。
【附图说明】
图1示意性地图示现有的存储器系统的架构。
图2A示意性地图示用于控制LPDDR3DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。
图2B是图示控制LPDDR3DRAM进入/离开自刷新状态的相关信号的示意时间波形图。
图3A示意性地图示控制LPDDR4DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。
图3B是控制LPDDR4DRAM进入/离开自刷新状态的相关信号的示意时间波形图。
图4根据本发明的实施例示意性地图示存储器系统的架构。
图5A示意性地图示根据本发明的实施例的控制DDR DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。
图5B是图示根据本发明的实施例的控制DDR DRAM进入/离开的相关信号的示意时间波形图。
图6A是根据本发明第一实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图6B是根据本发明第一实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图7A示意性地图示根据本发明的另一实施例的控制DDR DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。
图7B是图示根据本发明的第二实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图7C是图示根据本发明的第二实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图8A是图示根据本发明的第三实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图8B是图示根据本发明的第四实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
图8C是图示根据本发明的第五实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。
【具体实施方式】
新颖的动态随机存取存储器具有新的DDR DRAM接口而没有时钟使能信号CKE引脚。换句话说，新的DDR DRAM不根据时钟使能信号CKE进入/离开休眠状态。本发明提供的存储器，可以在自刷新期间进入/离开休眠状态而不使用CKE引脚。本发明还提供存储器控制器和于存储器关联的存储器系统。
图4根据本发明的实施例示意性地图示存储器系统的架构。如图4所示，存储器系统400包含存储器控制器420和DDR DRAM 410。此外，存储器控制器420的多个引脚以及DDRDRAM 410的对应引脚彼此连接以发送多个控制信号。在一实施例中，DDR DRAM 410是没有时钟使能信号CKE的新的DDR DRAM。此外，DDR DRAM 410还包括模式寄存器412。
如图4所示，控制信号包含时钟信号CLK、命令信号CMD和芯片选择信号CS。命令信号CMD至少包含七个命令地址信号CA0～CA6。即，至少7个引脚被采用以发送命令信号CMD。
为了控制DDR DRAM 410进入自刷新状态，存储器控制器420生成两个连续的进入自刷新命令SRE1和SRE2。为了控制DDR DRAM 410以离开自刷新状态，存储器控制器420生成两个连续的现有的自刷新命令SRX1和SRX2。要注意，在保留本发明的教导时可以进行许多修改和替换。例如，在另一实施例中，存储器控制器420生成进入自刷新命令和现有的自刷新命令以控制DDR DRAM 410进入/离开自刷新状态。
图5A示意性地图示根据本发明的实施例的控制DDR DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。响应于时钟信号CLK的第一上升缘，第一进入自刷新命令SRE1指示芯片选择信号CS处于高电平状态(H)，命令信号CMD的命令地址信号CA0～CA3处于低电平状态(L)以及命令地址信号CA4～CA6处于高电平状态(H)。响应于时钟信号CLK的第二上升缘，第二进入自刷新命令SRE2指示芯片选择信号CS处于低电平状态(L)以及命令信号CMD的命令地址信号CA0～CA6均处于有效的电平状态(V)。有效的电平状态(V)是低电平状态(L)或高电平状态(H)。
响应于时钟信号CLK的第一上升缘，第一现有的自刷新命令SRX1指示芯片选择信号CS处于高电平状态(H)，命令信号CMD的命令地址信号CA0～CA3以及CA6处于低电平状态(L)以及命令地址信号CA4～CA5处于高电平状态(H)。响应于时钟信号CLK的第二上升缘，第二现有的自刷新命令SRX2指示芯片选择信号CS处于低电平状态(L)以及命令信号CMD的命令地址信号CA0～CA6均处于有效的电平状态(V)。
类似地，另一类型的命令信号CMD包含有效的命令Valid或不操作命令NOP。
图5B是图示根据本发明的实施例的控制DDR DRAM进入/离开的相关信号的示意时间波形图。
在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。即，在时间点t1，DDR DRAM 410进入自刷新状态。
在时间点ta响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一现有的自刷新命令SRX1。然后，在时间点tb响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二现有的自刷新命令SRX2。即，在时间点tb，DDR DRAM 410离开自刷新状态。
如上所述，在t1和tb之间的时间间隔中DDR DRAM 410处于自刷新状态。在此上下文中，当DDR DRAM 410处于自刷新状态时时间间隔称为自刷新周期。
DDR DRAM 410没有引脚用于发送时钟使能信号CKE。本发明提供各种方法用于控制DDR DRAM 410进入/离开休眠状态。这些方法将描述如下。
图6A和6B是根据本发明第一实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。命令信号CMD还包含进入休眠命令PDE和离开休眠命令PDX。存储器控制器420在自刷新周期根据进入休眠命令PDE和离开休眠命令PDX控制DDR DRAM 410进入/离开休眠状态。此外，控制DDR DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容和图5A的相同，且不赘述于本文。
请参考图6A。在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。即，在时间点t1，DDR DRAM 410进入自刷新状态。
此外，在时间点t3响应于时钟信号CLK的上升缘，存储器控制器420生成进入休眠命令PDE。即，在时间点t3，DDR DRAM 410进入休眠状态。此外，在休眠状态中，存储器控制器420可选择性地改变时钟信号CLK的频率或指示时钟信号CLK。
请参考图6B。在时间点ta响应于时钟信号CLK的上升缘，存储器控制器420生成现有的休眠命令PDX。即，在时间点ta，DDR DRAM 410离开休眠状态。因此，在t3和ta之间的时间间隔中，DDR DRAM 410处于休眠状态。
此外，在时间点tc响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一现有的自刷新命令SRX1。然后，在时间点td响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二现有的自刷新命令SRX2。即，在时间点td，DDR DRAM 410离开自刷新状态。因此，DDR DRAM 410在t1和td之间的时间间隔中处于自刷新状态。此外，当DDR DRAM 410处于自刷新状态时，时间间隔称为自刷新周期。
图7A示意性地图示根据本发明的另一实施例的控制DDR DRAM的进入自刷新命令SRE和现有的自刷新命令SRX的内容。图7B和7C是根据本发明的第二实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。相较于图5A，本实施例的命令信号CMD的进入自刷新命令SRE和现有的自刷新命令SRX的内容是有区别的。
如图7A所示，第二进入自刷新命令SRE2的命令地址信号CA6被修改为休眠进入位pd_e。在休眠进入位pd_e被设置为高电平状态的情形中，当第二进入自刷新命令SRE2执行时，DDR DRAM 410同时进入自刷新状态和休眠状态。在休眠进入位pd_e设置为低电平状态的情形中，当第二进入自刷新命令SRE2执行时，DDR DRAM 410进入自刷新状态，但不进入休眠状态。
此外，第二现有的自刷新命令SRX2的命令地址信号CA6修改为休眠离开位pd_x。在休眠离开位pd_x设置为高电平状态的情形中，当第二现有的自刷新命令SRX2执行时，DDRDRAM 410同时离开自刷新状态和休眠状态。在休眠离开位pd_x设置为低电平状态时，当第二现有的自刷新命令SRX2执行时，DDR DRAM 410离开自刷新状态但不离开休眠状态。
请参考图7B。在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。由于休眠进入位pd_e设置为高电平状态，DDR DRAM 410同时在时间点t1进入自刷新状态和休眠状态。
请参考图7C。在时间点ta响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一现有的自刷新命令SRX1。然后，在时间点tb响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二现有的自刷新命令SRX2。由于休眠离开位pd_x设置为高电平状态，DDR DRAM 410在时间点tb同时离开自刷新状态和休眠状态。
如上所述，DDR DRAM 410在t1和tb之间的时间间隔中处于自刷新状态和休眠状态。
在本实施例中，DDR DRAM 410根据进入自刷新命令SRE执行期间的休眠进入位pd_e确定是否执行休眠进入操作。此外，DDR DRAM 410根据现有的自刷新命令SRX的执行期间的休眠离开位pd_x确定是否执行休眠离开操作。此情况下，没有必要执行进入休眠命令PDE和离开休眠命令PDX。
在本实施例中，休眠进入位pd_e和休眠离开位pd_x定义于命令地址信号CA6。在一些其它实施例中，休眠进入位pd_e和休眠离开位pd_x定义于另一命令地址信号。
在以上实施例中，休眠进入位pd_e和休眠离开位pd_x定义于命令信号CMD的进入自刷新命令SRE和现有的自刷新命令SRX。在一些其它实施例中，休眠进入位pd_e和休眠离开位pd_x定义于DDR DRAM 410的模式寄存器412。
例如，在休眠进入位pd_e和休眠离开位pd_x定义于DDR DRAM 410的模式寄存器412的情形中，休眠进入位pd_e和休眠离开位pd_x可以由存储器控制器420设置。
当执行第二进入自刷新命令SRE2时，DDR DRAM 410检查模式寄存器412中的休眠进入位pd_e。如果休眠进入位pd_e处于高电平状态，则DDR DRAM 410同时进入自刷新状态和休眠状态。然而，如果休眠离开位pd_x处于低电平状态，则DDR DRAM 410离开自刷新状态但不离开休眠状态。
类似地，当执行第二现有的自刷新命令SRX2时，DDR DRAM 410检查模式寄存器412中的休眠离开位pd_x。如果休眠离开位pd_x处于高电平状态，DDR DRAM 410同时离开自刷新状态和休眠状态。然而，如果休眠离开位pd_x处于低电平状态，则DDR DRAM 410离开自刷新状态但不离开休眠状态。
在休眠进入位pd_e和休眠离开位pd_x定义于DDR DRAM 410中的模式寄存器412的情形中，控制DDR DRAM 410进入/离开休眠状态的相关信号的时间波形类似于图7B和7C中的波形。
控制DDR DRAM 410进入/离开休眠状态的以上方法可以彼此结合。因此，DDR DRAM410可在自刷新周期以各种方式进入/离开休眠状态。一些示例将描述如下。
图8A是图示根据本发明的第三实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。由于休眠进入位pd_e设置为高电平状态，DDR DRAM 410在时间点t1同时进入自刷新状态和休眠状态。
在时间点ta响应于时钟信号CLK的上升缘，存储器控制器420生成离开休眠命令PDX。即，在时间点ta，DDR DRAM 410离开休眠状态。因此，在t1和ta之间的时间间隔中，DDRDRAM 410处于休眠状态。
在时间点tc响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一现有的自刷新命令SRX1。然后，在时间点td响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二现有的自刷新命令SRX2。由于休眠离开位pd_x设置为低电平状态，DDR DRAM 410在时间点td离开自刷新状态。因此，DDR DRAM 410在t1和td之间的时间间隔中处于自刷新状态。
图8B是图示根据本发明的第四实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。由于休眠进入位pd_e设置为低电平状态，DDR DRAM 410在时间点t1进入自刷新状态。
此外，在时间点t3响应于时钟信号CLK的上升缘，存储器控制器420生成进入休眠命令PDE。即，在时间点t3，DDR DRAM 410进入休眠状态。
在时间点ta响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一现有的自刷新命令SRX1。然后，在时间点tb响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二现有的自刷新命令SRX2。由于休眠离开位pd_x设置为高电平状态，DDR DRAM 410在时间点tb同时离开自刷新状态和休眠状态。因此，DDR DRAM 410在t1和tb之间的时间间隔中处于自刷新状态以及DDR DRAM410在t3和tb之间的时间间隔中处于休眠状态。
图8C是图示根据本发明第五实施例的控制DDR DRAM进入/离开休眠状态的相关信号的示意时间波形图。在本实施例中，自刷新离开位sr_x定义于命令信号CMD的离开休眠命令PDX。备选地，自刷新离开位sr_x定义于DDR DRAM 410的模式寄存器412。当执行离开休眠命令PDX时，DDR DRAM 410检查自刷新离开位sr_x。如果自刷新离开位sr_x处于高电平状态，则DDR DRAM 410同时进入自刷新状态和休眠状态。然而，如果自刷新离开位sr_x处于低电平状态，则DDR DRAM 410离开休眠状态但不离开自刷新状态。
请参考图8C。在时间点t0响应于时钟信号CLK的上升缘，当芯片选择信号CS处于高电平状态时，存储器控制器420生成第一进入自刷新命令SRE1。然后，在时间点t1响应于时钟信号CLK的上升缘，当芯片选择信号CS处于低电平状态时，存储器控制器420生成第二进入自刷新命令SRE2。即，DDR DRAM 410在时间点t1进入自刷新状态。
此外，在时间点t3响应于时钟信号CLK的上升缘，存储器控制器420生成进入休眠命令PDE。即，在时间点t3，DDR DRAM 410进入休眠状态。
在时间点响应于时钟信号CLK的上升缘，存储器控制器420生成离开休眠命令PDX。由于自刷新离开位sr_x处于高电平状态，DDR DRAM 410同时进入自刷新状态和休眠状态。因此，DDR DRAM 410在t3和ta之间的时间间隔处于休眠状态，以及DDR DRAM 410在t1和ta之间的时间间隔处于自刷新状态。
从以上描述，本发明提供一种存储器，能够不使用CKE引脚在自刷新周期进入/离开休眠状态引脚。本发明还提供一种与存储器相关的存储器控制器和存储器系统。存储器控制器用于控制DDR DRAM。因此，DDR DRAM可在自刷新周期进入/离开休眠状态。
尽管本发明已经在认为是最实际和优选实施例方面进行描述，要理解，本发明不需要限于所公开的实施例。相反，其旨在覆盖包含于所附权利要求的精神和范围的各种修改和类似布置，所附的权利要求与最广解释一致以覆盖所有这样的修改和类似结构。

Claims (24)

1.一种与存储器连接的存储器控制器，所述存储器控制器包含：
时钟信号引脚，与所述存储器连接，用于发送时钟信号到所述存储器；以及
多个命令引脚，与所述存储器连接，用于发送命令信号到所述存储器，
其中所述命令信号包含进入自刷新命令和进入休眠命令，其中当执行所述进入自刷新命令时，所述存储器进入自刷新状态，以及当执行所述进入休眠命令时，所述存储器进入休眠状态。
2.如权利要求1所述的存储器控制器，其特征在于，所述命令信号还包含离开自刷新命令和离开休眠命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态，以及当执行所述离开休眠命令时，所述存储器离开所述休眠状态。
3.如权利要求1所述的存储器控制器，其特征在于，所述命令信号包含离开自刷新命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态以及所述存储器根据休眠离开位的设置选择性地离开所述休眠状态。
4.如权利要求3所述的存储器控制器，其特征在于，所述休眠离开位定义于所述离开自刷新命令，或所述休眠离开位定义于所述存储器的模式寄存器。
5.如权利要求1所述的存储器控制器，其特征在于，所述命令信号包含离开休眠命令，其中当执行所述离开休眠命令时，所述存储器离开所述休眠状态以及所述存储器根据自刷新离开位的设置选择性地离开所述自刷新状态。
6.如权利要求5所述的存储器控制器，其特征在于，所述自刷新离开位定义于所述离开休眠命令，或所述自刷新离开位定义于所述存储器的模式寄存器。
7.一种与存储器连接的存储器控制器，所述存储器控制器包含：
时钟信号引脚，与所述存储器连接，用于发送时钟信号到所述存储器；以及
多个命令引脚，与所述存储器连接，用于发送命令信号到所述存储器，
其中所述命令信号包含进入自刷新命令，其中当执行所述进入自刷新命令时，所述存储器进入自刷新状态以及所述存储器根据休眠进入位的设置选择性地进入休眠状态。
8.如权利要求7所述的存储器控制器，其特征在于，所述命令信号还包含离开自刷新命令和离开休眠命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态，以及当执行所述离开休眠命令时，所述存储器离开所述休眠状态。
9.如权利要求7所述的存储器控制器，其特征在于，所述命令信号包含离开自刷新命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态以及所述存储器根据休眠离开位的设置选择性地离开所述休眠状态。
10.如权利要求9所述的存储器控制器，其特征在于，所述休眠进入位定义于所述进入自刷新命令，或所述休眠进入位定义于所述存储器的模式寄存器，其中所述休眠离开位定义于所述离开自刷新命令，或所述休眠离开位定义于所述存储器的所述模式寄存器。
11.如权利要求7所述的存储器控制器，其特征在于，所述命令信号包含离开休眠命令，其中执行所述离开休眠命令时，所述存储器离开所述休眠状态以及所述存储器根据自刷新离开位的设置选择性地离开所述自刷新状态。
12.如权利要求11所述的存储器控制器，其特征在于，所述自刷新离开位定义于所述离开休眠命令，或所述自刷新离开位定义于所述存储器的模式寄存器。
13.一种与存储器控制器连接的存储器，所述存储器包含：
时钟信号引脚，与所述存储器控制器连接，用于从所述存储器控制器接收时钟信号；以及
多个命令引脚，与所述存储器控制器连接，用于从所述存储器控制器接收命令信号，
其中所述命令信号包含进入自刷新命令和进入休眠命令，其中当执行所述进入自刷新命令时，所述存储器进入自刷新状态，以及当执行所述进入休眠命令时，所述存储器进入休眠状态。
14.如权利要求13所述的存储器，其特征在于，所述命令信号还包含离开自刷新命令和离开休眠命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态，以及当执行所述离开休眠命令时，所述存储器离开所述休眠状态。
15.如权利要求13所述的存储器，其特征在于，所述命令信号包含离开自刷新命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态以及所述存储器根据休眠离开位的设置选择性地离开所述休眠状态。
16.如权利要求15所述的存储器，其特征在于，所述休眠离开位定义于所述离开自刷新命令，或所述休眠离开位定义于所述存储器的模式寄存器。
17.如权利要求13所述的存储器，其特征在于，所述命令信号包含离开休眠命令，其中当执行所述离开休眠命令时，所述存储器离开所述休眠状态以及所述存储器根据自刷新离开位的设置选择性地离开所述自刷新状态。
18.如权利要求17所述的存储器，其特征在于，所述自刷新离开位定义于所述离开休眠命令，或所述自刷新离开位定义于所述存储器的模式寄存器。
19.一种与存储器控制器连接的存储器，所述存储器包含：
时钟信号引脚，与所述存储器控制器连接，用于从所述存储器控制器接收时钟信号；以及
多个命令引脚，与所述存储器控制器连接，用于从所述存储器控制器接收命令信号，
其中所述命令信号包含进入自刷新命令，其中当执行所述进入自刷新命令时，所述存储器进入自刷新状态以及所述存储器根据休眠进入位的设置选择性地进入休眠状态。
20.如权利要求19所述的存储器，其特征在于，所述命令信号还包含离开自刷新命令和离开休眠命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态，以及当执行所述离开休眠命令时，所述存储器离开所述休眠状态。
21.如权利要求19所述的存储器，其特征在于，所述命令信号包含离开自刷新命令，其中当执行所述离开自刷新命令时，所述存储器离开所述自刷新状态以及所述存储器根据休眠离开位的设置选择性地离开所述休眠状态。
22.如权利要求21所述的存储器，其特征在于，所述休眠进入位定义于所述进入自刷新命令，或所述休眠进入位定义于所述存储器的模式寄存器，其中所述休眠离开位定义于所述离开自刷新命令，或所述休眠离开位定义于所述存储器的模式寄存器。
23.如权利要求19所述的存储器，其特征在于，所述命令信号包含离开休眠命令，其中当执行所述离开休眠命令时，所述存储器离开所述休眠状态以及所述存储器根据自刷新离开位的设置选择性地离开所述自刷新状态。
24.如权利要求23所述的存储器，其特征在于，所述自刷新离开位定义于所述离开休眠命令，或所述自刷新离开位定义于所述存储器的模式寄存器。
CN201610952576.7A 2015-11-05 2016-11-02 存储器、存储控制器 Active CN106997774B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562251551P 2015-11-05 2015-11-05
US62/251,551 2015-11-05
US15/298,262 2016-10-20
US15/298,262 US10109341B2 (en) 2015-11-05 2016-10-20 Memory capable of entering/exiting power down state during self-refresh period and associated memory controller and memory system

Publications (2)

Publication Number Publication Date
CN106997774A true CN106997774A (zh) 2017-08-01
CN106997774B CN106997774B (zh) 2020-06-30

Family

ID=58667839

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610952576.7A Active CN106997774B (zh) 2015-11-05 2016-11-02 存储器、存储控制器

Country Status (2)

Country Link
US (1) US10109341B2 (zh)
CN (1) CN106997774B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619902A (zh) * 2017-06-21 2019-12-27 联发科技股份有限公司 用于存储器系统的刷新控制方法
WO2023216344A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 片选信号的生成方法及设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012115839A1 (en) 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
CN115798538A (zh) * 2016-10-31 2023-03-14 英特尔公司 针对存储设备识别和功率管理控制应用片选
US10964363B2 (en) * 2018-08-14 2021-03-30 Mediatek Inc. Delay tracking method and memory system

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110267098A1 (en) * 2010-04-29 2011-11-03 Choung-Ki Song Semiconductor device, memory system, and method for controlling termination of the same
TW201320099A (zh) * 2011-10-11 2013-05-16 Mediatek Inc 記憶體控制器以及記憶體系統
CN103150191A (zh) * 2013-03-27 2013-06-12 青岛中星微电子有限公司 一种终端设备
US20130305074A1 (en) * 2011-02-23 2013-11-14 Rambus Inc. Protocol for memory power-mode control
CN103914347A (zh) * 2012-12-28 2014-07-09 联发科技股份有限公司 处理系统及其操作方法
CN103946817A (zh) * 2011-11-21 2014-07-23 株式会社东芝 半导体存储装置及其驱动方法
US20150098289A1 (en) * 2013-10-08 2015-04-09 Shunichi Saito Semiconductor device
US9053812B2 (en) * 2010-09-24 2015-06-09 Intel Corporation Fast exit from DRAM self-refresh

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6944708B2 (en) * 2002-03-22 2005-09-13 Intel Corporation Method of self-refresh in large memory arrays
US7610433B2 (en) * 2004-02-05 2009-10-27 Research In Motion Limited Memory controller interface
US7457185B2 (en) * 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
US7613064B1 (en) * 2006-12-19 2009-11-03 Nvidia Corporation Power management modes for memory devices
US7729191B2 (en) * 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110267098A1 (en) * 2010-04-29 2011-11-03 Choung-Ki Song Semiconductor device, memory system, and method for controlling termination of the same
US9053812B2 (en) * 2010-09-24 2015-06-09 Intel Corporation Fast exit from DRAM self-refresh
US20130305074A1 (en) * 2011-02-23 2013-11-14 Rambus Inc. Protocol for memory power-mode control
TW201320099A (zh) * 2011-10-11 2013-05-16 Mediatek Inc 記憶體控制器以及記憶體系統
CN103946817A (zh) * 2011-11-21 2014-07-23 株式会社东芝 半导体存储装置及其驱动方法
CN103914347A (zh) * 2012-12-28 2014-07-09 联发科技股份有限公司 处理系统及其操作方法
CN103150191A (zh) * 2013-03-27 2013-06-12 青岛中星微电子有限公司 一种终端设备
US20150098289A1 (en) * 2013-10-08 2015-04-09 Shunichi Saito Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619902A (zh) * 2017-06-21 2019-12-27 联发科技股份有限公司 用于存储器系统的刷新控制方法
CN110619902B (zh) * 2017-06-21 2021-09-07 联发科技股份有限公司 用于存储器系统的刷新控制方法
WO2023216344A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 片选信号的生成方法及设备

Also Published As

Publication number Publication date
US10109341B2 (en) 2018-10-23
CN106997774B (zh) 2020-06-30
US20170133078A1 (en) 2017-05-11

Similar Documents

Publication Publication Date Title
CN106997774A (zh) 存储器、存储控制器
US8120978B2 (en) Semiconductor memory device having auto-precharge function
CN107481746A (zh) 用于操作ddr可兼容异步存储器模块的系统和方法
US8151065B2 (en) Memory control device and semiconductor processing apparatus
CN107003857B (zh) 用于流水线处理具有纠错译码的存储器操作的方法
CN100458977C (zh) 一种自适应控制闪存接口读写速度的装置和方法
CN1707694B (zh) 用于多线程流水线总线系统的存储控制器
CN107924375A (zh) 用于高速存储器接口的命令仲裁
CN109582596A (zh) 从具有不同读取和写入定时的模式寄存器进行读取
CN108628783A (zh) 用于将修改后的数据从易失性存储器清除到持久性第二存储器的装置、系统和方法
CN106856098A (zh) 一种用于DRAM或eDRAM刷新的装置及其方法
CN108694968B (zh) 存储器设备、存储器控制器及相关存储器系统
CN106128499A (zh) 一种用于DRAM或eDRAM刷新的装置及刷新方法
US20140122775A1 (en) Memory controller for memory device
CN109144419A (zh) 一种固态硬盘内存读写方法及系统
CN105489237A (zh) 选通信号间隔检测电路及包括其的存储系统
US7042777B2 (en) Memory device with non-variable write latency
KR20220141879A (ko) 온 메모리 패턴 매칭을 인터페이싱하기 위한 장치 및 방법
US9524769B2 (en) Smart in-module refresh for DRAM
TWI588841B (zh) 記憶體控制器及其信號產生方法
CN102243526A (zh) 双倍数据速率内存的内存控制器及其控制方法
CN110880340B (zh) 控制器及其操作方法
CN104714892B (zh) 数据存取命令执行方法以及使用该方法的快闪存储器装置
CN101877242A (zh) 具隐藏更新及双端口能力的sram兼容嵌入式dram装置
JP2006059046A (ja) メモリの制御方式およびメモリ制御回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant