CN106971983B - 半导体结构、半导体晶圆及形成非矩形管芯的方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体结构。半导体结构包括非矩形管芯区域、切割环以及围绕非矩形管芯的中间掩模区域。切割环在中间掩模区域内并且围绕非矩形管芯区域。中间掩模区域的边的数量不等于4。本发明的实施例还提供了一种半导体晶圆和形成非矩形管芯的方法。

Description

半导体结构、半导体晶圆及形成非矩形管芯的方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体结构、半导体晶圆及形成非矩形管芯的方法。
背景技术
在半导体器件管芯的制造中，通常使用光刻工艺来图案化晶圆上的各个层，以按照电路布局中指定的定位来制造电路部件。在这种工艺中，抗蚀剂(也称为“光刻胶”)层沉积在被图案化的层上，并且然后使用曝光工具和模板来暴露抗蚀剂。本领域中将这些模板称为中间掩模(reticle)或掩模。为了现有应用的目的，术语中间掩模包括中间掩模和掩模两者，并且在本文中，两个术语可以互换。在曝光工艺期间，通过将诸如紫外线光的辐射能量的形式引导穿过中间掩模以选择性地将抗蚀剂暴露为期望的图案，从而将中间掩模成像在抗蚀剂上。本文将产生在抗蚀剂中的图案称为“部件布局”。
由于过去几十年中半导体集成电路器件的小型化，所以增加了产生中间掩模的成本。因此，期望开发具有最大容量利用率(maximum capacity usage)的中间掩模，以容纳管芯，尤其是非矩形管芯。
发明内容
本发明的实施例提供了一种半导体结构，包括：非矩形管芯区域；中间掩模区域，围绕所述非矩形管芯区域；以及切割环，位于所述中间掩模区域内并且围绕所述非矩形管芯区域，其中所述中间掩模区域的边的数量不等于4。
本发明的实施例还提供了一种半导体晶圆，包括：多个非矩形管芯区域；以及多个中间掩模区域，所述多个中间掩模区域中的每一个都围绕对应的非矩形管芯区域，所述多个中间掩模区域为非矩形。
本发明的实施例还提供了一种形成非矩形管芯的方法，包括：测量所述非矩形管芯的区域；以及确定多边形中间掩模区域的边的数量，从而使得所述多边形中间掩模区域的面积与所述非矩形管芯的面积的比率小于4/π。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的掩模的顶视图。
图1B是根据一些实施例的图1A中示出的掩模的一部分的放大示图。
图2A是根据一些实施例的掩模的顶视图。
图2B是根据一些实施例的图1A中示出的掩模的一部分的放大示图。
图3示出了根据一些实施例的半导体器件。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
尽管阐述本发明的广泛范围的数值范围和参数是近似的，但是尽可能精确得报告在具体实例中阐述的数值。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作的实例中，或除非另有明确规定，所有的数值范围、总额、值和百分比，例如用于材料数量、持续时间、温度、操作条件、数额以及本发明此处公开的其他型似物，应该被理解为在所有情况下被术语“约”修改。因此，除非有相反规定，本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。
图1A示出了根据本发明的一个实施例的掩模1的顶视图。掩模1包括多个中间掩模11a、12a、13a，每一个都具有位于其上的集成电路(IC)的设计图案(或布局)11、12、13。
如图1A所示，设计图案11、12、13为非矩形。特别地，设计图案11、12、13为具有半径r的圆形。在本发明的一些实施例中，设计图案11、12、13可以包括平面互补金属氧化物半导体(CMOS)、鳍式场效应晶体管(FinFET)或它们的组合。具有印刷在其上的设计图案11、12、13的中间掩模11a、11b、11c为六边形。在实施例中，每一个中间掩模11a、12a、13a的形状都为正六边形。可选地，每一个中间掩模11a、12a、13a的形状都可以为不规则的六边形。在一些实施例中，两个邻近的中间掩模彼此以一距离分离。可选地，两个邻近的中间掩模基本彼此接触。每一个中间掩模11a、12a、13a的边缘的长度L都等于或大于
Figure GDA0002629079900000031
(其中，r为每一个设计图案的半径)。每一个中间掩模11a、11b、11c的面积与对应的设计图案11、12、13的面积的比率等于或大于
Figure GDA0002629079900000032
在一些实施例中，其上印刷圆形设计图案的中间掩模可以为矩形。中间掩模的边缘的长度L等于或大于2r(其中，r为每一个设计图案的半径)。中间掩模的面积与对应的设计图案的面积的比率等于或大于4/π。在圆形图案设计的情况下，图1A中示出的六边形中间掩模11a、12a、13a的面积比矩形中间掩模的面积小大约13.3％。因此，与矩形中间掩模相比，六边形中间掩模占据更小的面积。在实施例中，掩模1的长度约为33毫米(mm)，并且掩模1的宽度约为26mm。通过使用图1A中示出的六边形中间掩模，掩模1可以容纳更多的图案设计，这反而降低了制造成本。
在一些实施例中，其上印刷圆形设计图案的中间掩模可以为三角形。中间掩模的边缘的长度L等于或大于(其中，r为每一个设计图案的半径)。中间掩模的面积与对应的设计图案的面积的比率等于或大于
Figure GDA0002629079900000042
在圆形图案设计的情况下，图1A中示出的六边形中间掩模11a、12a、13a的面积比三角形中间掩模的面积小大约33.3％。因此，与三角形中间掩模相比，六边形中间掩模占据更小的面积。通过使用图1A中示出的六边形中间掩模，掩模1可以容纳更多的图案设计，这反而降低了制造成本。
在一些实施例中，其上印刷圆形设计图案的中间掩模可以为具有n条边的其他多边形，其中，n不等于3、4或6。然而，仅仅三角形中间掩模、矩形中间掩模或六边形中间掩模具有最接近的布置。其他多边形中间掩模由于其特点而具有介于两个邻近的中间掩模之间的许多浪费的空间。因此，通过使用图1A中示出的六边形中间掩模，掩模1可以容纳更多的图案设计，这反而降低了制造成本。
在一些实施例中，通过提供IC器件的设计图案来制造IC。在实例中，IC器件包括MOSFET器件。设计图案为后光学邻近修正(OPC)设计图案。然而，在其他的实施例中，设计图案可以为任何虚拟或物理设计图案。
通过使用掩模工艺来创建基于设计图案的掩模。掩模工艺为本领域已知的任何掩模工艺。然后，基于先前创建的掩模来生成IC布局轮廓(contour)。通过由掩模轮廓装置实施的掩模提取工艺来提取IC布局轮廓。例如，掩模轮廓装置可以包括适应于捕获掩模的扫描电子显微镜(SEM)图像的SEM。在其他的实施例中，可以使用除了SEM之外的各种晶圆扫描系统。例如，可以使用光学显微镜系统、扫描探针显微镜系统、激光显微镜系统、透射式电子显微镜系统、聚焦离子束显微镜系统或其他合适的光学成像系统来代替SEM以创建IC布局轮廓。此外，掩模提取工艺可以包括使用来自SEM图像的数据来创建掩模SEM轮廓。作为实例，边缘检测器可以用于生成IC布局轮廓。在其他的实施例中，IC布局轮廓可以为提供掩模轮廓的代表的任何物理IC布局轮廓。
然后，使用掩模，通过晶圆工艺来生产晶圆(或物理晶圆图案)。晶圆工艺包括光刻工艺(或物理光刻工艺，与虚拟光刻工艺不同)。在一个实施例中，晶圆工艺包括光刻工艺和蚀刻工艺，以在晶圆上形成图案化的材料层。可以使用本领域已知的任何合适的晶圆工艺来生产物理晶圆图案。
可以通过执行反卷积(deconvolution)掩模工艺来从IC掩模轮廓提取反卷积图案。反卷积掩模工艺包括使用表示先前产生的IC掩模轮廓的数据来得到反卷积图案。例如，反卷积掩模算法反推(reverse)掩模SEM轮廓的SEM轮廓以获得反卷积掩模图案。反卷积掩模图案应该包括存在于原始设计图案中的基本相同的多边形。在另一实施例中，可以不按照本文所教导的来使用为了获得反卷积图案的对于掩模SEM轮廓的反卷积定理。取而代之，可以直接使用测量的或模拟的掩模SEM，并且可以比较这些SEM轮廓与原始设计的IC布局以在掩模制造工艺期间检查热点(hot spot)。
在一个实施例中，通过电子束写入工艺与设计的IC布局的卷积来获得掩模SEM轮廓。反卷积算法使电子束写入工艺的效果与掩模SEM轮廓分离并且获得反卷积图案和原始设计的布局，其中，在掩模制造工艺期间，如果没有变化，则该反卷积图案应该保持相同的几何结构。当反卷积图案的几何结构超出掩模制造容限时，可以应用故障模型分析。反卷积算法使用原始IC布局作为初始猜测并且在数次迭代期间改变掩模图案的几何结构。一旦在模拟和测量的掩模SEM轮廓之间达到最优化，就将获得最终反卷积掩模图案。
然后，通过执行虚拟光刻工艺模拟来获得虚拟晶圆。光刻工艺模拟器输入反卷积掩模图案并且通过使用生产光刻模型(production lithography model)来在晶圆布局上生成模拟的抗蚀剂图像。生产光刻模型通常为一种集中的工艺模型，该工艺模型包括用于掩模制造和抗蚀剂显影两者的工艺效果。可以通过光刻模型与反卷积掩模图案上的多边形的卷积来获得虚拟晶圆图案的抗蚀剂图像。
在一些实施例中，使用物理晶圆图案和虚拟晶圆图案来执行故障模型分析。故障模型分析包括确定物理和虚拟晶圆图案两者中是否存在缺陷。缺陷包括物理和虚拟晶圆图案两者中表现的CD和/或间隔中的变化。如果物理和虚拟晶圆图案两者中存在缺陷，则掩模工艺被识别为缺陷的根本原因。然而，如果物理和虚拟晶圆图案两者中不存在缺陷，则这确认掩模工艺不是缺陷的根本原因。
作为故障模型分析的一部分，可以使用图案匹配分析仪和/或光刻工艺分析仪来比较物理和虚拟晶圆图案。例如，图案匹配分析仪可以比较物理和虚拟晶圆图案中存在的部件的关键尺寸(CD)和/或间隔，以确定虚拟和物理晶圆图案两者中是否存在缺陷。光刻工艺分析仪从真实掩模轮廓图案模拟反卷积设计图案的虚拟晶圆图案。由于它使用真实生产模型(real production model)来进行模拟。如果存在缺陷，则指示该掩模轮廓形状能够诱导缺陷。因此，图案匹配分析仪旨在能够识别具有晶圆CD和/或间隔标准的用户定义的容限之外的那些图案。这意味着，该图案匹配不是图案形状匹配，而仅仅是一种特定的图案特征。换句话说，应该更加有效地实现这种图案特征识别方法。
在一些实施例中，基于原始设计图案和反卷积图案中存在的部件的CD和/或间隔，图案匹配分析仪可以计算质量指数。然后，质量指数可以用于评估掩模工艺的质量。由于反卷积图案和原始IC设计图案应该具有类似的图案几何结构，所以图案匹配分析仪更容易识别反卷积图案和原始设计图案中共有的缺陷。
如果一种图案被识别为缺陷，则指示该图案的CD和/或间隔的一部分超出规范。因此，对于那些位置，通常限定质量指数。例如，可以将其限定为CD和/或间隔偏差百分比。
在本发明的又一实施例中，可以作为虚拟掩模工艺模拟的输入来提供设计图案，以生成黄金掩模轮廓样本(golden mask contour sample)。该类型的黄金掩模形状可以有助于限定真实掩模形状的标准或限度。如果存在黄金掩模样本，则可以直接比较掩模轮廓图案与该黄金掩模样本，并且基于掩模形状的预定的标准，对该真实掩模形状是否诱导缺陷进行分类。这样，这种掩模形状比较方法应该是有效的方法。换句话说，因为这仅仅需要图案比较或图案匹配，所以当与更复杂的光刻工艺模拟相比，这是更加有效的方法。
根据本发明的另一实施例，可以用另一虚拟掩模工艺模拟来代替掩模提取工艺，以生成第二虚拟掩模轮廓，而不是物理掩模轮廓。期望这样做，从而使得第二虚拟掩模轮廓可以被比作虚拟掩模轮廓，以确定虚拟掩模工艺模拟的质量。此外，在另一实施例中，可以用另一虚拟光刻工艺来代替物理光刻工艺，以模拟另一虚拟晶圆图案。这可以有助于比较虚拟晶圆图案，以确定虚拟光刻工艺模拟的质量。
图1B示出了沿着虚线矩形A截取的图1A的掩模1的放大的示图。如图1B所示，以距离d使两个邻近的中间掩模彼此分离，并且在两个分离的中间掩模之间的间隔中印刷关于工艺控制监控器(PCM)的标记15。在一些实施例中，距离d小于1mm。在中间掩模内印刷关于设计图案的信息的标记14。在实施例中，标记14可以印刷在两个分离的中间掩模之间的间隔中。在一些实施例中，两个邻近的中间掩模可以彼此接触，并且因此，两个邻近的中间掩模之间没有间隔。标记14和15两者都可以印刷在中间掩模内。在一些实施例中，标记14的尺寸约为842μm×80μm。在一些实施例中，标记15的尺寸约为2860μm×60μm。在一些实施例中，标记14和15为对准标记。
切割环16围绕每一个设计图案11、12、13。切割环16为用于分割工艺的路径。例如，可以通过激光、等离子体或其他锯切工具来执行分割工艺。在实施例中，切割环的宽度约为20μm。如图1B所示，以一距离使切割环16与中间掩模的边缘间隔开。在实施例中，切割环16和中间掩模的边缘之间的距离在从约10μm至约500μm的范围内。
图2A示出了根据本发明的一个实施例的掩模2的顶视图。掩模2包括多个中间掩模21a、22a、23a，每一个都具有位于其上的集成电路(IC)的设计图案(或布局)21、22、23。
如图2A所示，设计图案21、22、23为非矩形。特别地，设计图案21、22、23为具有长轴a和短轴b的椭圆。在本发明的一些实施例中，设计图案21、22、23可以包括平面互补金属氧化物半导体(CMOS)、FinFET或它们的组合。具有印刷在其上的设计图案21、22、23的中间掩模21a、22a、23a为六边形。在实施例中，每一个中间掩模21a、22a、23a的形状都为正六边形。在一些实施例中，两个邻近的中间掩模彼此以一距离分离。可选地，两个邻近的中间掩模基本彼此接触。每一个中间掩模21a、22a、23a的面积与对应的设计图案21、22、23的面积的比率等于或大于L/aπ+2/π。
在一些实施例中，其上印刷圆形设计图案的中间掩模可以为矩形。矩形中间掩模的面积与对应的椭圆形设计图案的面积的比率等于或大于4/π。在椭圆形图案设计的情况下，图2A中示出的六边形中间掩模21a、22a、23a的面积比矩形中间掩模的面积小大约L/aπ+2/π。因此，与矩形中间掩模相比，六边形中间掩模占据更小的面积。在实施例中，掩模2的长度约为33毫米(mm)，并且掩模2的宽度约为26mm。通过使用图2A中示出的六边形中间掩模，掩模2可以容纳更多的图案设计，这反而降低了制造成本。
在一些实施例中，其上印刷圆形设计图案的中间掩模可以为具有n条边的其他多边形，其中，n不等于4或6。然而，仅仅三角形中间掩模、矩形中间掩模或六边形中间掩模具有最接近的布置。其他多边形中间掩模由于其特点而具有介于两个邻近的中间掩模之间的许多浪费的空间。因此，通过使用图2A中示出的六边形中间掩模，掩模2可以容纳更多的图案设计，这反而降低了制造成本。
在一些实施例中，通过提供IC器件的设计图案来制造IC。在实例中，IC器件包括MOSFET器件。设计图案为后光学邻近修正(OPC)设计图案。然而，在其他的实施例中，设计图案可以为任何虚拟或物理设计图案。
通过使用掩模工艺来创建基于设计图案的掩模。掩模工艺为本领域已知的任何掩模工艺。然后，基于先前创建的掩模来生成IC布局轮廓。通过由掩模轮廓装置实施的掩模提取工艺来提取IC布局轮廓。例如，掩模轮廓装置可以包括适应于捕获掩模的扫描电子显微镜(SEM)图像的SEM。在其他的实施例中，可以使用除了SEM之外的各种晶圆扫描系统。例如，可以使用光学显微镜系统、扫描探针显微镜系统、激光显微镜系统、透射式电子显微镜系统、聚焦离子束显微镜系统或其他合适的光学成像系统来代替SEM以创建IC布局轮廓。此外，掩模提取工艺207可以包括使用来自SEM图像的数据来创建掩模SEM轮廓。作为实例，边缘检测器可以用于生成IC布局轮廓。在其他的实施例中，IC布局轮廓可以为提供掩模轮廓的代表的任何物理IC布局轮廓。
然后，使用掩模，通过晶圆工艺来生产晶圆(或物理晶圆图案)。晶圆工艺包括光刻工艺(或物理光刻工艺，与虚拟光刻工艺不同)。在一个实施例中，晶圆工艺包括光刻工艺和蚀刻工艺，以在晶圆上形成图案化的材料层。可以使用本领域已知的任何合适的晶圆工艺来生产物理晶圆图案。
可以通过执行反卷积掩模工艺来从IC掩模轮廓提取反卷积图案。反卷积掩模工艺包括使用表示先前产生的IC掩模轮廓的数据来得到反卷积图案。例如，反卷积掩模算法反推掩模SEM轮廓的SEM轮廓以获得反卷积掩模图案。反卷积掩模图案应该包括存在于原始设计图案中的基本相同的多边形。在另一实施例中，可以不按照本文所教导的来使用为了获得反卷积图案的对于掩模SEM轮廓的反卷积定理。取而代之，可以直接使用测量的或模拟的掩模SEM，并且可以比较这些SEM轮廓与原始设计的IC布局以在掩模制造工艺期间检查热点。
在一个实施例中，通过电子束写入工艺与设计的IC布局的卷积来获得掩模SEM轮廓。反卷积算法使电子束写入工艺的效果与掩模SEM轮廓分离并且获得反卷积图案和原始设计的布局，其中，在掩模制造工艺期间，如果没有变化，则该反卷积图案应该保持相同的几何结构。当反卷积图案的几何结构超出掩模制造容限时，可以应用故障模型分析。反卷积算法使用原始IC布局作为初始猜测并且在数次迭代期间改变掩模图案的几何结构。一旦在模拟和测量的掩模SEM轮廓之间达到最优化，就将获得最终反卷积掩模图案。
然后，通过执行虚拟光刻工艺模拟来获得虚拟晶圆。光刻工艺模拟器输入反卷积掩模图案并且通过使用生产光刻模型来在晶圆布局上生成模拟的抗蚀剂图像。生产光刻模型通常为一种集中的工艺模型，该工艺模型包括用于掩模制造和抗蚀剂显影两者的工艺效果。可以通过光刻模型与反卷积掩模图案上的多边形的卷积来获得虚拟晶圆图案的抗蚀剂图像。
在一些实施例中，使用物理晶圆图案和虚拟晶圆图案来执行故障模型分析。故障模型分析包括确定物理和虚拟晶圆图案两者中是否存在缺陷。缺陷包括物理和虚拟晶圆图案两者中表现的CD和/或间隔中的变化。如果物理和虚拟晶圆图案两者中存在缺陷，则掩模工艺被识别为缺陷的根本原因。然而，如果物理和虚拟晶圆图案两者中不存在缺陷，则这确认掩模工艺不是缺陷的根本原因。
作为故障模型分析的一部分，可以使用图案匹配分析仪和/或光刻工艺分析仪来比较物理和虚拟晶圆图案。例如，图案匹配分析仪可以比较物理和虚拟晶圆图案中存在的部件的关键尺寸(CD)和/或间隔，以确定虚拟和物理晶圆图案两者中是否存在缺陷。光刻工艺分析仪从真实掩模轮廓图案模拟反卷积设计图案的虚拟晶圆图案。由于它使用真实生产模型来进行模拟。如果存在缺陷，则指示该掩模轮廓形状能够诱导缺陷。因此，图案匹配分析仪旨在能够识别具有晶圆CD和/或间隔标准的用户定义的容限之外的那些图案。这意味着，该图案匹配不是图案形状匹配，而仅仅是一种特定的图案特征。换句话说，应该更加有效地实现这种图案特征识别方法。
在一些实施例中，基于原始设计图案和反卷积图案中存在的部件的CD和/或间隔，图案匹配分析仪可以计算质量指数。然后，质量指数可以用于评估掩模工艺的质量。由于反卷积图案和原始IC设计图案应该具有类似的图案几何结构，所以图案匹配分析仪更容易识别反卷积图案和原始设计图案中共有的缺陷。
如果一种图案被识别为缺陷，则指示该图案的CD和/或间隔的一部分超出规范。因此，对于那些位置，通常限定质量指数。例如，可以将其限定为CD和/或间隔偏差百分比。
在本发明的又一实施例中，可以作为虚拟掩模工艺模拟的输入来提供设计图案，以生成黄金掩模轮廓样本。该类型的黄金掩模形状可以有助于限定真实掩模形状的标准或限度。如果存在黄金掩模样本，则可以直接比较掩模轮廓图案与该黄金掩模样本，并且基于掩模形状的预定的标准，对该真实掩模形状是否诱导缺陷进行分类。这样，这种掩模形状比较方法应该是有效的方法。换句话说，因为这仅仅需要图案比较或图案匹配，所以当与更复杂的光刻工艺模拟相比，这是更加有效的方法。
根据本发明的另一实施例，可以用另一虚拟掩模工艺模拟来代替掩模提取工艺，以生成第二虚拟掩模轮廓，而不是物理掩模轮廓。期望这样做，从而使得第二虚拟掩模轮廓可以被比作虚拟掩模轮廓，以确定虚拟掩模工艺模拟的质量。此外，在另一实施例中，可以用另一虚拟光刻工艺来代替物理光刻工艺，以模拟另一虚拟晶圆图案。这可以有助于比较虚拟晶圆图案，以确定虚拟光刻工艺模拟的质量。
图2B示出了沿着虚线矩形B截取的图2A的掩模2的放大的示图。如图2B所示，以距离d使两个邻近的中间掩模彼此分离，并且在两个分离的中间掩模之间的间隔中印刷关于工艺控制监控器(PCM)的标记25。在一些实施例中，距离d小于1mm。在中间掩模内印刷关于设计图案的信息的标记24。在实施例中，标记24可以印刷在两个分离的中间掩模之间的间隔中。在一些实施例中，两个邻近的中间掩模可以彼此接触，并且因此，两个邻近的中间掩模之间没有间隔。标记24和25两者都可以印刷在中间掩模内。在一些实施例中，标记24的尺寸约为842μm×80μm。在一些实施例中，标记25的尺寸约为2860μm×60μm。
切割环26围绕每一个设计图案21、22、23。切割环26为用于分割工艺的路径。例如，可以通过激光、等离子体或其他锯切工具来执行分割工艺。在实施例中，切割环的宽度约为20μm。如图2B所示，以一距离使切割环26与中间掩模的边缘间隔开。在实施例中，切割环26和中间掩模的边缘之间的距离在从约10μm至约500μm的范围内。
图3示出了根据本发明的一些实施例的半导体器件3。在一些实施例中，半导体器件3是三维集成电路(3D IC)。半导体器件3包括第一芯片31、第二芯片32和衬底贯通孔(TSV)33。
第一芯片31为非矩形芯片。在一些实施例中，第一芯片31可以为圆形芯片或椭圆形芯片。第一芯片32为矩形芯片。第一芯片31堆叠在第二芯片32上方并且使用TSV 33电互连。
鉴于以上所述，本发明的优选的实施例提供了具有最大容量利用率的中间掩模。根据本发明的一些实施例，通过使用六边形中间掩模，掩模可以容纳更多的图案设计，这反而降低了制造成本。另外，通过互连具有不同形状的两个或多个芯片以形成3D IC，对于电路设计具有更大的灵活性。
本发明的一些实施例提供了半导体结构，包括非矩形管芯区域、切割环以及围绕非矩形管芯的中间掩模区域。切割环在中间掩模区域内并且围绕非矩形管芯区域。中间掩模区域的边的数量不等于4。
本发明的一些实施例提供了半导体晶圆，包括：多个非矩形管芯区域和多个中间掩模区域。每一个中间掩模区域都围绕对应的非矩形管芯区域。中间掩模区域为非矩形。
在本发明的一些实施例中，提供了形成非矩形管芯的方法。方法包括：测量非矩形管芯的区域并且确定多边形中间掩模区域的边的数量，从而使得多边形中间掩模区域的面积与非矩形管芯的面积的比率小于4/π。
本发明的实施例提供了一种半导体结构，包括：非矩形管芯区域；中间掩模区域，围绕所述非矩形管芯区域；以及切割环，位于所述中间掩模区域内并且围绕所述非矩形管芯区域，其中所述中间掩模区域的边的数量不等于4。
根据本发明的一个实施例，其中，所述非矩形管芯区域的形状为圆形。
根据本发明的一个实施例，其中，所述中间掩模区域的边的数量为6，并且其中，所述中间掩模区域的每一个角都为120°。
根据本发明的一个实施例，其中，所述非矩形管芯区域的形状为椭圆形。
根据本发明的一个实施例，其中，所述中间掩模区域的边的数量为6。
根据本发明的一个实施例，半导体结构还包括位于所述中间掩模区域内的至少一个标记。
根据本发明的一个实施例，其中，所述非矩形管芯区域包括平面互补金属氧化物半导体或鳍式场效应晶体管。
根据本发明的一个实施例，其中，所述非矩形管芯区域使用衬底贯通孔与另一半导体结构的矩形管芯区域垂直电连接。
本发明的实施例还提供了一种半导体晶圆，包括：多个非矩形管芯区域；以及多个中间掩模区域，所述多个中间掩模区域中的每一个都围绕对应的非矩形管芯区域，所述多个中间掩模区域为非矩形。
根据本发明的一个实施例，其中，每一个非矩形管芯区域的形状都具有圆形形状。
根据本发明的一个实施例，其中，所述中间掩模区域为六边形。
根据本发明的一个实施例，其中，每一个非矩形管芯区域的形状都为椭圆形。
根据本发明的一个实施例，其中，每一个中间掩模区域都为六边形。
根据本发明的一个实施例，半导体晶圆还包括位于两个邻近的中间掩模区域之间的至少一个标记。
根据本发明的一个实施例，其中，所述中间掩模区域的边缘与所述非矩形管芯区域的边缘之间的最小距离在10μm至500μm的范围内。
本发明的实施例还提供了一种形成非矩形管芯的方法，包括：测量所述非矩形管芯的区域；以及确定多边形中间掩模区域的边的数量，从而使得所述多边形中间掩模区域的面积与所述非矩形管芯的面积的比率小于4/π。
根据本发明的一个实施例，其中，所述多边形中间掩模区域为六边形。
根据本发明的一个实施例，其中，所述非矩形管芯的形状为圆形。
根据本发明的一个实施例，方法还包括：在所述多边形中间掩模区域内形成切割环，并且所述切割环围绕所述非矩形管芯。
根据本发明的一个实施例，方法还包括：通过使用等离子体或激光锯切来沿着所述切割环锯切。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (25)

1.一种半导体结构，包括：
非矩形管芯区域；
中间掩模区域，一一对应地围绕所述非矩形管芯区域；以及
切割环，位于所述中间掩模区域内并且围绕所述非矩形管芯区域，其中
所述中间掩模区域的边的数量不等于4，
每三个彼此相邻的所述中间掩模区域，在彼此分界线的交汇点处具有三角区域，
所述三角区域由围绕所述交汇点的三段弧形成，每段弧属于不同的切割环的边缘。
2.根据权利要求1所述的半导体结构，其中，所述非矩形管芯区域的形状为圆形。
3.根据权利要求2所述的半导体结构，其中，所述中间掩模区域的边的数量为6，并且其中，所述中间掩模区域的每一个角都为120°，所述中间掩模区域的中心和所述非矩形管芯区域的中心重合。
4.根据权利要求1所述的半导体结构，其中，所述非矩形管芯区域的形状为椭圆形。
5.根据权利要求4所述的半导体结构，其中，所述中间掩模区域的边的数量为6。
6.根据权利要求1所述的半导体结构，还包括位于所述中间掩模区域内的至少一个标记。
7.根据权利要求1所述的半导体结构，其中，所述非矩形管芯区域包括平面互补金属氧化物半导体或鳍式场效应晶体管。
8.根据权利要求1所述的半导体结构，其中，所述非矩形管芯区域使用衬底贯通孔与另一半导体结构的矩形管芯区域垂直电连接。
9.一种半导体晶圆，包括：
多个非矩形管芯区域；以及
多个中间掩模区域，所述多个中间掩模区域中的每一个都围绕对应的非矩形管芯区域，
所述多个中间掩模区域为非矩形，
其中，所述多个中间掩模区域中的每一个的面积与所述对应的非矩形管芯区域的面积的比率小于4/π。
10.根据权利要求9所述的半导体晶圆，其中，每一个非矩形管芯区域的形状都具有圆形形状。
11.根据权利要求10所述的半导体晶圆，其中，所述中间掩模区域为六边形。
12.根据权利要求9所述的半导体晶圆，其中，每一个非矩形管芯区域的形状都为椭圆形。
13.根据权利要求12所述的半导体晶圆，其中，每一个中间掩模区域都为六边形。
14.根据权利要求9所述的半导体晶圆，还包括位于两个邻近的中间掩模区域之间的至少一个标记。
15.根据权利要求9所述的半导体晶圆，其中，所述中间掩模区域的边缘与所述非矩形管芯区域的边缘之间的最小距离在10μm至500μm的范围内。
16.一种形成非矩形管芯的方法，包括：
测量所述非矩形管芯的区域；以及
确定多边形中间掩模区域的边的数量，从而使得所述多边形中间掩模区域的面积与所述非矩形管芯的面积的比率小于4/π。
17.根据权利要求16所述的方法，其中，所述多边形中间掩模区域为六边形。
18.根据权利要求16所述的方法，其中，所述非矩形管芯的形状为圆形。
19.根据权利要求16所述的方法，还包括：在所述多边形中间掩模区域内形成切割环，并且所述切割环围绕所述非矩形管芯。
20.根据权利要求19所述的方法，还包括：通过使用等离子体或激光锯切来沿着所述切割环锯切。
21.一种半导体晶圆，包括：
非矩形管芯区域；以及
中间掩模区域，围绕所述非矩形管芯区域；
其中，所述中间掩模区域的面积与所述非矩形管芯区域的面积的比率小于4/π。
22.根据权利要求21所述的半导体晶圆，其中，所述中间掩模区域的边的数量不等于4。
23.根据权利要求21所述的半导体晶圆，其中，所述中间掩模区域为六边形。
24.根据权利要求21所述的半导体晶圆，其中，所述非矩形管芯区域的形状为圆形。
25.根据权利要求21所述的半导体晶圆，还包括位于两个邻近的中间掩模区域之间的至少一个标记。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031343B2 (en) 2019-06-21 2021-06-08 International Business Machines Corporation Fins for enhanced die communication
US11658103B2 (en) * 2020-09-11 2023-05-23 Qualcomm Incorporated Capacitor interposer layer (CIL) chiplet design with conformal die edge pattern around bumps
CN113378507B (zh) * 2021-06-01 2023-12-05 中科晶源微电子技术（北京）有限公司 掩模数据切割方法和装置、设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1605936A (zh) * 2003-10-06 2005-04-13 松下电器产业株式会社 光掩模及图案形成方法
CN1688933A (zh) * 2003-02-28 2005-10-26 富士通株式会社 光掩模和其制造方法及图形形成方法
CN102483583A (zh) * 2009-08-21 2012-05-30 Asml荷兰有限公司 光谱纯度滤光片、光刻设备以及制造光谱纯度滤光片的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6245025A (ja) * 1985-08-22 1987-02-27 Nec Corp 縮小投影露光装置
JP3516667B2 (ja) * 2001-08-27 2004-04-05 株式会社半導体先端テクノロジーズ マスク、半導体装置の製造方法および露光装置
US7162071B2 (en) * 2002-12-20 2007-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Progressive self-learning defect review and classification method
TW200746259A (en) * 2006-04-27 2007-12-16 Nikon Corp Measuring and/or inspecting method, measuring and/or inspecting apparatus, exposure method, device manufacturing method, and device manufacturing apparatus
US8357591B2 (en) * 2011-04-14 2013-01-22 Harris Corporation Method of processing a wafer by using and reusing photolithographic masks
CN103091971B (zh) * 2011-10-27 2014-07-23 中芯国际集成电路制造(北京)有限公司 掩模板及其制造方法、以及监测掩模板雾状污染的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1688933A (zh) * 2003-02-28 2005-10-26 富士通株式会社 光掩模和其制造方法及图形形成方法
CN1605936A (zh) * 2003-10-06 2005-04-13 松下电器产业株式会社 光掩模及图案形成方法
CN102483583A (zh) * 2009-08-21 2012-05-30 Asml荷兰有限公司 光谱纯度滤光片、光刻设备以及制造光谱纯度滤光片的方法

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