CN106960829A - 一种缓解芯片封装应力的结构及其制作方法 - Google Patents
一种缓解芯片封装应力的结构及其制作方法 Download PDFInfo
- Publication number
- CN106960829A CN106960829A CN201710329414.2A CN201710329414A CN106960829A CN 106960829 A CN106960829 A CN 106960829A CN 201710329414 A CN201710329414 A CN 201710329414A CN 106960829 A CN106960829 A CN 106960829A
- Authority
- CN
- China
- Prior art keywords
- opening
- chip
- passivation layer
- insulating barrier
- weld pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 68
- 238000002161 passivation Methods 0.000 claims description 42
- 238000004806 packaging method and process Methods 0.000 claims description 15
- 238000009826 distribution Methods 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- 239000004642 Polyimide Substances 0.000 claims description 7
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 7
- 229920002577 polybenzoxazole Polymers 0.000 claims description 7
- 229920001721 polyimide Polymers 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims 2
- 238000001039 wet etching Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 238000005538 encapsulation Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明公开了一种缓解芯片封装应力的结构及其制作方法。本发明通过在芯片焊垫稀疏或无焊垫的一侧的绝缘层上设置开口并填充金属的方法，减小绝缘层与芯片的接触面积，从而降低绝缘层对芯片的作用，缓解封装的应力，增强封装的可靠性。
Description
技术领域
本发明涉及一种半导体封装技术，尤其涉及一种晶圆级封装技术，属于半导体芯片封装领域。
背景技术
随着各类电子产品不断向高集成度、高性能、轻量化和微型化方向发展，电子封装的封装密度也越来越高，芯片的I/O数也越来越多。为了满足这些要求，产生了诸如BGA、CSP、Flip Chip等先进封装形式。但无论是何种封装形式，晶圆级封装以其高度整合、可降低产品成本、缩短制造时间等优势，正逐渐成为主流封装技术。鉴于此，晶圆级封装的可靠性成为其发展过程中一个重要的因素。
在晶圆级封装过程中，常常出现由于芯片四周焊垫分布不均匀，导致后续的绝缘层在芯片四周也分布不均，特别是在芯片未设置焊垫的一侧绝缘层与芯片接触面积大，在后续的制程中，绝缘层与芯片接触面积大的一侧的芯片频频出现裂纹，最终导致芯片失效。
发明内容
为了解决上述问题，本发明提出一种缓解芯片封装应力的结构及其制作方法，在芯片上覆盖绝缘层，在绝缘层四周形成暴露出焊垫的第一开口和暴露钝化层的第二开口，在开口内填充金属后制作导电结构，封装完毕切割形成单颗芯片封装体。
本发明采用的技术方案为一种缓解芯片封装应力的结构及其制作方法，其中，一种缓解芯片封装应力的结构，该结构包括芯片正面设置导电结构和芯片背面设置导电结构；芯片正面设置导电结构时，包括至少一芯片，一绝缘层，所述芯片具有正面和与之相对的背面，所述正面含有钝化层及钝化层内的焊垫，所述芯片正面有一层绝缘层，绝缘层四周有暴露焊垫的第一开口，和暴露钝化层的第二开口，所述第二开口相对第一开口设置，以使第一开口与第二开口分布趋于均匀，从所述第一开口内引出有导电线路，所述第二开口内填充有金属层。
芯片背面设置导电结构时，包括至少一芯片，所述芯片具有正面和与之相对的背面，所述正面含有功能区及焊垫，所述焊垫在芯片正面四周分布不均。所述芯片背面形成有暴露芯片焊垫的孔和/或槽，所述芯片背面有一层钝化层，所述钝化层上有一层绝缘层，所述绝缘层四周有暴露焊垫的第一开口和暴露钝化层的第二开口，所述第二开口相对第一开口设置，以使第二开口与第一开口分布趋于均匀，从所述第一开口内引出有导电线路，所述第二开口内填充有金属层。
有益效果
本发明提供一种高可靠性金属填充封装结构及其制作方法，通过减小绝缘层与芯片的接触面积，从而降低绝缘层对芯片的作用，缓解封装的应力，增强封装的可靠性。
附图说明
图1.1为本发明正面设置导电结构时，芯片晶圆的结构示意图；
图1.2为A-A结构示意图；
图2.1为本发明正面设置导电结构时，在芯片正面形成具有第一开口和第二开口的绝缘层后的结构示意图；
图2.2为B-B结构示意图；
图3为本发明正面设置导电结构时，在绝缘层上形成导电线路和金属层的剖面结构示意图；
图4为本发明正面设置导电结构时，在导电线路上形成导电结构及保护层的剖面结构示意图；
图5为本发明正面设置导电结构时，单颗芯片的剖面结构示意图；
图6.1为本发明背面设置导电结构时，芯片晶圆的剖面结构示意图；
图6.2为C-C结构示意图；
图7为本发明背面设置导电结构时，芯片背面形成钝化层后的剖面示意图；
图8.1为本发明背面设置导电结构时，在芯片背面形成暴露芯片焊垫的孔和/或槽后的剖面结构示意图；
图8.2为D-D结构示意图；
图9.1为本发明背面设置导电结构时，在芯片正面形成具有第一开口和第二开口的绝缘层后的剖面结构示意图；
图9.2为E-E结构示意图；
图10为本发明背面设置导电结构时，在第一开口内形成导电线路，在所述第二开口内形成金属层后的剖面结构示意图。
图11为本发明背面设置导电结构时，在导电线路上形成导电结构及保护层后的剖面结构示意图；
图12为本发明单颗芯片的剖面结构示意图。
图中：
100---晶圆 101---钝化层 102---焊垫
103---功能区 104---芯片 200---绝缘层
201---第二开口 202---第一开口 3---金属层
4---导电线路 5---导电结构 6---保护层
7---孔和/或槽
具体实施方式
为使本发明能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。为方便说明，实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。
实施例1
如图5所示，本发明公开的一种缓解芯片封装应力的结构，包括至少一芯片104，一绝缘层200，所述芯片104具有正面和与之相对的背面，所述正面含有钝化层101及钝化层内的焊垫102，所述芯片104正面有一层绝缘层200，绝缘层200四周有暴露焊垫102的第一开口202，和暴露钝化层101的第二开口201，所述第二开口201相对第一开口202设置，以使第一开口202与第二开口201分布趋于均匀，从所述第一开口202内引出有导电线路4，所述第二开口201内填充有金属层3。
以下结合图1.1～5分对实施例1一种缓解芯片封装应力的结构的制作方法进行介绍。
如图1.1-1.2所示，为本发明一晶圆100的剖面结构示意图，所述晶圆包含有若干芯片104单元，各芯片104单元具有正面和与之相对的背面，芯片104正面含有钝化层101及钝化层内的焊垫102。
如图2.1-2.2所示，在所述芯片104正面覆盖一层绝缘层200，在所述绝缘层200四周形成暴露焊垫102的第一开口202和暴露钝化层101的第二开口201，所述第二开口201相对第一开口202设置，以使第一开口202与第二开口201分布趋于均匀。
优选地，所述绝缘层200的材质可以为一层或多层苯并环丁烯(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)，或者其他具有类似结构和绝缘性质的介电材料。绝缘层200的制备采用低温化学气相沉积聚合物喷涂或聚合物旋涂的方法。
如图3所示，在所述第一开口202内形成导电线路4，在所述第二开口201内形成金属层3。具体实施时，每层导电线路4的材质可以是铜、镍、金、铝、镍磷、钯和钛中的一种的单层金属结构或几种的多层金属。形成导电线路的方法可以为电镀、化学镀、真空蒸镀法、化学气相沉积法中的一种。
如图4所示，在导电线路4上形成导电结构5及保护层6。
如图5所示，将上述封装体切割形成单颗芯片104封装体。
实施例2
如图12所示，本发明公开的一种缓解芯片封装应力的结构，包括至少一芯片104，所述所述芯片104包含正面和与之相对的背面，所述正面含有功能区103及焊垫102，所述焊垫102在芯片正面四周分布不均。所述芯片104背面形成有暴露焊垫102的孔和/或槽7，所述芯片104背面有钝化层101，所述钝化层101上有一层绝缘层200，所述绝缘层200四周有暴露焊垫102的第一开口202和暴露钝化层101的第二开口201，所述第二开口201相对第一开口202设置，以使第二开口201与第一开口202分布趋于均匀，从所述第一开口202内引出有导电线路，所述第二开口201内填充有金属层3。
以下结合图6～12分对实施例2一种缓解芯片封装应力的结构的制作方法进行介绍。
如图6.1-6.2所示，为本发明一晶圆100的剖面结构示意图，所述晶圆100包含有若干芯片104单元，各芯片104单元具有正面和与之相对的背面，芯片正面含有功能区103及焊垫102，所述焊垫102在芯片正面四周分布不均。
如图7所示，在所述芯片104背面形成钝化层101，所述钝化层101厚度约为2μm～3μm。
优选地，所述钝化层(101)包含一层或多层二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、二氧化铪(HfO2)，或者其他具有类似结构和绝缘性质的介电材料，钝化层厚度为2μm～3μm。
如图8.1-8.2所示，在所述芯片104背面形成暴露焊垫102的孔和/或槽7。
优选地，所述孔和/或槽7的形状可以是矩形、梯形或其他形状，本实施例中采用梯形开口。
如图9.1-9.2所示，在所述芯片104背面形成绝缘层200，所述绝缘层200四周形成有暴露焊垫102的第一开口202和暴露钝化层101的第二开口201，所述第二开口201相对第一开口202设置，以使第二开口201与第一开口201分布趋于均匀。
优选地，所述绝缘层200的材质可以为一层或多层苯并环丁烯(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)，或者其他具有类似结构和绝缘性质的介电材料。绝缘层200的制备采用低温化学气相沉积聚合物喷涂或聚合物旋涂的方法。
优选地，使所述第一开口202和第二开口201的形成方式为光刻、干法刻蚀、湿法刻蚀中的一种或多种结合。
如图10所示，在所述第一开口202内形成导电线路4，在所述第二开口201内形成金属层3。具体实施时，每层导电线路4的材质可以是铜、镍、金、铝、镍磷、钯和钛中的一种的单层金属结构或几种的多层金属。形成导电线路的方法可以为电镀、化学镀、真空蒸镀法、化学气相沉积法中的一种。
如图11所示，在导电线路4上形成导电结构5及保护层6。
如图12所示，将上述封装体切割形成单颗芯片104封装体。
以上实施例是参照附图，对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本发明的实质的情况下，都落在本发明的保护范围之内。
Claims (10)
1.一种缓解芯片封装应力的结构，其特征在于，包括至少一芯片(104)，一绝缘层(200)，所述芯片包含正面与反面，所述正面含有钝化层(101)及钝化层内的焊垫(102)，所述芯片正面有一层绝缘层(200)，绝缘层四周有暴露焊垫的第一开口(202)，和暴露钝化层的第二开口(201)，所述第二开口(201)相对第一开口(201)设置，以使第一开口(202)与第二开口(201)分布趋于均匀，从所述第一开口(202)内引出有导电线路(4)，所述第二开口(201)内填充有金属层(3)；
芯片正面设置导电结构时，包括至少一芯片(104)，一绝缘层(200)，所述芯片(104)具有正面和与之相对的背面，芯片(104)正面含有钝化层(101)及钝化层内的焊垫(102)，所述芯片正面有一层绝缘层(200)，绝缘层(200)四周有暴露焊垫的第一开口(202)，和暴露钝化层的第二开口(201)，所述第二开口(201)相对第一开口(202)设置，以使第一开口(202)与第二开口(201)分布趋于均匀，从所述第一开口(202)内引出有导电线路，所述第二开口(201)内填充有金属层。
2.根据权利要求1所述一种缓解芯片封装应力的结构，其特征在于，所述绝缘层(200)包含一层或多层苯并环丁烯(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)。
3.根据权利要求1所述一种缓解芯片封装应力的结构，其特征在于，所述导电线路(4)和金属层(3)为铜、镍、金、铝、镍磷、钯和钛中的一种的单层金属结构或几种的多层金属。
4.根据权利要求1所述一种缓解芯片封装应力的结构，其特征在于，所述第一开口(202)与第二开口(201)尺寸相同。
5.根据权利要求1所述一种缓解芯片封装应力的结构，其特征在于，所述绝缘层(200)厚度不小于10μm。
6.利用权利要求1所述缓解芯片封装应力的结构进行的一种缓解芯片封装应力的结构的制作方法，其特征在于，该制作方法包括如下步骤：
A)提供一晶圆(100)，该晶圆含有若干芯片(104)单元，所述芯片(104)正面具有钝化层(101)及若干焊垫(102)；
B)在晶圆(100)正面形成具有暴露焊垫(102)的第一开口(202)和暴露钝化层(101)的第二开口(201)的绝缘层(200)；
C)在绝缘层(200)上形成导电线路(4)及金属层(3)；
D)在所述导电线路(4)及金属层(3)上形成保护层和导电结构(5)；
E)切割形成单颗芯片(104)封装体。
7.根据权利要求6所述芯片封装结构的制作方法，其特征在于，所述第一开口(202)和第二开口(201)的形成方式为光刻、干法刻蚀、湿法刻蚀中的一种或多种结合。
8.根据权利要求6所述一种缓解芯片封装应力的结构，其特征在于，所述钝化层(101)包含一层或多层二氧化硅、氮化硅、氮氧化硅、五氧化二钽、氧化铝、二氧化铪，或者其他具有类似结构和绝缘性质的介电材料，钝化层厚度为2μm～3μm；
所述绝缘层(200)包含一层或多层苯并环丁烯、聚酰亚胺、聚苯并恶唑；
所述金属层(3)为铜、镍、金、铝、镍磷、钯和钛中的一种的单层金属结构或几种的多层金属。
9.一种缓解芯片封装应力的结构的制作方法，其特征在于，包括如下步骤：
A)提供一晶圆(100)，该晶圆(100)含有若干芯片(104)单元，各芯片(104)单元正面含有功能区(103)及焊垫(102)，焊垫(102)在芯片(104)正面四周分布不均；
B)在晶圆(100)背面形成钝化层(101)；
C)在晶圆(100)背面形成开孔和/或槽(7)；
D)在所述晶圆(100)背面、所述孔和/槽(7)内壁形成暴露焊垫(102)的绝缘层(200)；
E)在所述绝缘层(200)上形成暴露焊垫的第一开口(202)与暴露钝化层的第二开口(201)；
F)在所述绝缘层(200)上形成导电线路(4)及金属层(3)；
G)在所述导电线路(4)及金属层(3)上形成保护层(6)和导电结构(5)；
H)切割形成单颗芯片(104)封装体；
所述钝化层(101)的形成方式为PECVD；
所述开孔和/或槽(7)的形成方式为切割、刻蚀中的一种或两者结合；
所述第一开口(202)和第二开口(201)的形成方式为光刻、干法刻蚀、湿法刻蚀中的一种或多种结合。
10.一种缓解芯片封装应力的结构，其特征在于，包括至少一芯片(104)，一绝缘层(200)，所述芯片包含正面与反面，所述正面含有钝化层(101)及钝化层内的焊垫(102)，所述芯片正面有一层绝缘层(200)，绝缘层四周有暴露焊垫的第一开口(202)，和暴露钝化层的第二开口(201)，所述第二开口(201)相对第一开口(201)设置，以使第一开口(202)与第二开口(201)分布趋于均匀，从所述第一开口(202)内引出有导电线路(4)，所述第二开口(201)内填充有金属层(3)；
芯片背面设置导电结构时，包括至少一芯片(104)，所述芯片(104)具有正面和与之相对的背面，所述正面含有功能区及焊垫(102)，所述焊垫在芯片正面四周分布不均；所述芯片背面形成有暴露芯片焊垫的孔和/或槽，所述芯片背面有一层钝化层，所述钝化层上有一层绝缘层，所述绝缘层四周有暴露焊垫的第一开口和暴露钝化层的第二开口，所述第二开口相对第一开口设置，以使第二开口与第一开口分布趋于均匀，从所述第一开口内引出有导电线路，所述第二开口内填充有金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710329414.2A CN106960829B (zh) | 2017-05-11 | 2017-05-11 | 一种缓解芯片封装应力的结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710329414.2A CN106960829B (zh) | 2017-05-11 | 2017-05-11 | 一种缓解芯片封装应力的结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106960829A true CN106960829A (zh) | 2017-07-18 |
| CN106960829B CN106960829B (zh) | 2019-07-12 |
Family
ID=59482268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710329414.2A Expired - Fee Related CN106960829B (zh) | 2017-05-11 | 2017-05-11 | 一种缓解芯片封装应力的结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106960829B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106960829B (zh) * | 2017-05-11 | 2019-07-12 | 北京工业大学 | 一种缓解芯片封装应力的结构及其制作方法 |
| CN110544638A (zh) * | 2019-07-23 | 2019-12-06 | 厦门通富微电子有限公司 | 芯片封装结构的制作方法、芯片封装结构及半导体器件 |
| CN112530885A (zh) * | 2019-09-18 | 2021-03-19 | 江苏长电科技股份有限公司 | 芯片封装结构及封装方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050245061A1 (en) * | 2000-08-07 | 2005-11-03 | Toshiya Satoh | Semiconductor device and manufacturing method thereof |
| CN1698198A (zh) * | 2003-01-16 | 2005-11-16 | 卡西欧计算机株式会社 | 半导体器件及其制造方法 |
| CN1722421A (zh) * | 2004-06-08 | 2006-01-18 | 三星电子株式会社 | 包括再分布图案的半导体封装及其制造方法 |
| US20060180928A1 (en) * | 2005-02-14 | 2006-08-17 | Fuji Photo Film Co., Ltd. | Semiconductor chip having solder bump |
| CN101330026A (zh) * | 2007-06-21 | 2008-12-24 | 新光电气工业株式会社 | 电子器件以及制造电子器件的方法 |
| CN203192861U (zh) * | 2013-01-31 | 2013-09-11 | 蚌埠德豪光电科技有限公司 | 铝基板及使用该铝基板的led光源 |
| CN103383927A (zh) * | 2012-05-03 | 2013-11-06 | 三星电子株式会社 | 半导体封装及其形成方法 |
| CN106098625A (zh) * | 2016-08-08 | 2016-11-09 | 华天科技（昆山）电子有限公司 | 等离子划片的芯片包封结构及制作方法 |
| CN106711105A (zh) * | 2017-03-01 | 2017-05-24 | 华天科技（昆山）电子有限公司 | 覆盖金属层填充孔或槽的封装结构及制作方法 |
| CN107078068A (zh) * | 2017-01-22 | 2017-08-18 | 深圳市汇顶科技股份有限公司 | 晶圆级芯片的封装方法及封装体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106960829B (zh) * | 2017-05-11 | 2019-07-12 | 北京工业大学 | 一种缓解芯片封装应力的结构及其制作方法 |
-
2017
- 2017-05-11 CN CN201710329414.2A patent/CN106960829B/zh not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050245061A1 (en) * | 2000-08-07 | 2005-11-03 | Toshiya Satoh | Semiconductor device and manufacturing method thereof |
| CN1698198A (zh) * | 2003-01-16 | 2005-11-16 | 卡西欧计算机株式会社 | 半导体器件及其制造方法 |
| CN1722421A (zh) * | 2004-06-08 | 2006-01-18 | 三星电子株式会社 | 包括再分布图案的半导体封装及其制造方法 |
| US20060180928A1 (en) * | 2005-02-14 | 2006-08-17 | Fuji Photo Film Co., Ltd. | Semiconductor chip having solder bump |
| US7525201B2 (en) * | 2005-02-14 | 2009-04-28 | Fujifilm Corporation | Semiconductor chip having solder bumps and dummy bumps |
| CN101330026A (zh) * | 2007-06-21 | 2008-12-24 | 新光电气工业株式会社 | 电子器件以及制造电子器件的方法 |
| CN103383927A (zh) * | 2012-05-03 | 2013-11-06 | 三星电子株式会社 | 半导体封装及其形成方法 |
| CN203192861U (zh) * | 2013-01-31 | 2013-09-11 | 蚌埠德豪光电科技有限公司 | 铝基板及使用该铝基板的led光源 |
| CN106098625A (zh) * | 2016-08-08 | 2016-11-09 | 华天科技（昆山）电子有限公司 | 等离子划片的芯片包封结构及制作方法 |
| CN107078068A (zh) * | 2017-01-22 | 2017-08-18 | 深圳市汇顶科技股份有限公司 | 晶圆级芯片的封装方法及封装体 |
| CN106711105A (zh) * | 2017-03-01 | 2017-05-24 | 华天科技（昆山）电子有限公司 | 覆盖金属层填充孔或槽的封装结构及制作方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106960829B (zh) * | 2017-05-11 | 2019-07-12 | 北京工业大学 | 一种缓解芯片封装应力的结构及其制作方法 |
| CN110544638A (zh) * | 2019-07-23 | 2019-12-06 | 厦门通富微电子有限公司 | 芯片封装结构的制作方法、芯片封装结构及半导体器件 |
| CN110544638B (zh) * | 2019-07-23 | 2021-08-17 | 厦门通富微电子有限公司 | 芯片封装结构的制作方法、芯片封装结构及半导体器件 |
| CN112530885A (zh) * | 2019-09-18 | 2021-03-19 | 江苏长电科技股份有限公司 | 芯片封装结构及封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106960829B (zh) | 2019-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11257775B2 (en) | Mechanisms for forming post-passivation interconnect structure | |
| US8754508B2 (en) | Structure to increase resistance to electromigration | |
| CN102222647B (zh) | 半导体裸片及形成导电元件的方法 | |
| US8258055B2 (en) | Method of forming semiconductor die | |
| US5300461A (en) | Process for fabricating sealed semiconductor chip using silicon nitride passivation film | |
| CN109786315A (zh) | 形成半导体器件的方法以及封装件 | |
| US8912654B2 (en) | Semiconductor chip with integrated via | |
| CN109786348A (zh) | 形成具有凹槽的金属接合件 | |
| US20120007228A1 (en) | Conductive pillar for semiconductor substrate and method of manufacture | |
| US9997480B2 (en) | Method of forming a semiconductor device including strain reduced structure | |
| TW201044523A (en) | Chip packages | |
| US20120098121A1 (en) | Conductive feature for semiconductor substrate and method of manufacture | |
| CN109786264A (zh) | 用于封装件形成的工艺控制 | |
| US20190035728A1 (en) | Integrated electronic device with a redistribution region and a high resilience to mechanical stresses | |
| TW201133736A (en) | Semiconductor device including a stress buffer material formed above a low-k metallization system | |
| US11081391B2 (en) | Wafer level dicing method and semiconductor device | |
| US10665556B2 (en) | Semiconductor structure having a composite barrier layer | |
| CN106960829A (zh) | 一种缓解芯片封装应力的结构及其制作方法 | |
| DE102019128274A1 (de) | Package-in-Package-gebildetes System | |
| TWI728260B (zh) | 半導體結構及其製造方法 | |
| US20090115036A1 (en) | Semiconductor chip package having metal bump and method of fabricating same | |
| CN103489842B (zh) | 半导体封装结构 | |
| US10796987B2 (en) | Semiconductor device package and method of manufacturing the same | |
| CN104201121A (zh) | 一种铜柱凸点封装结构的成型方法 | |
| CN208028047U (zh) | 缓解互连结构应力的半导体结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190712 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |