CN106941119B - 具有放大的栅电极结构的半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体结构和形成半导体结构的方法的实施例。半导体结构包括形成在衬底上方的栅极堆叠结构。栅极堆叠结构包括具有第一部分和第二部分的栅电极结构以及位于栅电极结构下面的第一导电层。此外，栅电极结构的第一部分位于栅电极结构的第二部分上方，以及栅电极结构的第一部分的顶面的宽度大于栅电极结构的第二部分的底面的宽度。本发明实施例涉及具有放大的栅电极结构的半导体结构及其形成方法。

Description

具有放大的栅电极结构的半导体结构及其形成方法
技术领域
本发明实施例涉及具有放大的栅电极结构的半导体结构及其形成方法。
背景技术
半导体器件用于各个电子应用中，诸如笔记本、手机、数码相机和其他电子设备。通常通过在半导体衬底上方连续地沉积绝缘体或介电层、导电层和半导体材料层以及使用光刻图案化各个层来制造半导体器件以在其上形成电路组件和元件。
半导体结构中的改进的性能的一个重要的来源是较高水平的电路的集成。这通过最小化或缩小给定芯片上的器件尺寸来实现。在能够缩小芯片上的尺寸上容差起到重要的作用。
然而，尽管现有的半导体制造工艺对于它们的预期的目的通常已经足够，但是随着器件持续地按比例缩放，它们并不是在所有方面都是满意的。
发明内容
根据本发明的一个实施例，提供了一种半导体结构，包括：栅极堆叠结构，形成在衬底上方，其中，所述栅极堆叠结构包括：栅电极结构，具有第一部分和第二部分；和第一导电层，位于所述栅电极结构下面，其中，所述栅电极结构的所述第一部分位于所述栅电极结构的所述第二部分上方，以及所述栅电极结构的所述第一部分的顶面的宽度大于所述栅电极结构的所述第二部分的底面的宽度。
根据本发明的另一实施例，还提供了一种半导体结构，包括：鳍结构，形成在衬底上方；以及栅极堆叠结构，形成为跨越所述鳍结构，其中，所述栅极堆叠结构包括：栅电极结构，具有第一部分、位于所述第一部分下面的第二部分和位于所述第二部分下面的第三部分；以及第一导电层，位于所述栅电极结构的所述第二部分和所述第三部分周围，其中，所述栅电极结构的所述第一部分的顶面的宽度大于所述栅电极结构的所述第三部分的底面的宽度。
根据本发明的又另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成沟槽；在所述沟槽的侧壁和底部上形成第一导电层；在所述第一导电层上方形成硬掩模层；通过实施第一蚀刻工艺蚀刻所述硬掩模层以在所述沟槽的下部中形成阻挡结构；通过实施第二蚀刻工艺蚀刻所述第一导电层的未被所述阻挡结构覆盖的部分；去除所述阻挡结构；以及通过栅电极层填充所述沟槽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1P是根据一些实施例的形成半导体结构的各个阶段的透视图。
图2是根据一些实施例的沿着图1P中示出的线A-A’示出的半导体结构的截面图。
图3A至图3B是根据一些实施例的形成半导体结构的截面图表示。
图4A至图4B是根据一些实施例的形成半导体结构100c的截面图表示。
图5A至图5B是根据一些实施例的形成半导体结构的截面图表示。
图6A至图6D是根据一些实施例的形成半导体结构的各个阶段的截面图表示。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
提供了一种半导体结构的实施例及其形成方法。半导体器件可以包括栅极堆叠结构，栅极堆叠结构包括导电层和形成在导电层上方的栅电极结构。在形成栅电极结构之前，回蚀刻导电层的一些部分使得可以扩大用于形成栅电极结构的空间。
图1A至图1P是根据一些实施例的形成半导体结构100a的各个阶段的透视图。如图1A所示，根据一些实施例接收衬底102。衬底102可以是半导体晶圆，诸如硅晶圆。可选地或额外的，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是，但不限于，晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是，但不限于，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是，但不限于，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP
此外，衬底102可以包括诸如掺杂区、层间介电(ILD)层的结构、导电部件和/或隔离结构的结构。此外，衬底102可以进一步包括将被图案化的单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂的多晶硅层。
根据一些实施例，如图1A所示，在衬底102上方形成介电层104和掩模层106，以及在掩模层104上方形成光敏层108。介电层104可以用作衬底102和掩模层106之间的粘合层。此外，介电层104也可以用作蚀刻停止层以用于蚀刻掩模层106。在一些实施例中，介电层104由氧化硅形成。可以通过使用热氧化工艺来形成介电层104，尽管在其他实施例中，可以使用其他沉积工艺。
在随后的光刻工艺期间，掩模层106可以用作硬掩模。在一些实施例中，掩模层106由氮化硅制成。掩模层106可以通过使用低压化学汽相沉积(PECVD)或等离子体化学汽相沉积(PECVD)来形成，尽管在其他实施例中，可以使用其他沉积工艺。
接下来，如图1B所示，根据一些实施例，通过穿过光敏层108顺序地蚀刻掩模层106、介电层104和衬底102来形成鳍结构110。此后，去除光敏层108。
如图1C所示，根据一些实施例，在形成鳍结构110之后，形成绝缘层112以覆盖衬底102上方的鳍结构110。在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或其他低K介电材料制成。可以通过使用高密等离子体(HDP)CVD工艺来形成绝缘层112，尽管在其他实施例中，可以使用其他沉积工艺。
接下来，如图1D所示，根据一些实施例，使绝缘层112凹进以在鳍结构110周围形成隔离结构114，诸如浅沟槽隔离结构。可以通过湿蚀刻工艺或干蚀刻工艺使绝缘层112凹进。此外，去除掩模层106和介电层104。
此后，伪栅极结构116形成为跨越鳍结构110以及在隔离结构114上方延伸。在一些实施例中，伪栅极结构116包括伪栅极介电层118以及形成在伪栅极介电层118上方的伪栅电极层120。在一些实施例中，伪栅极介电层118由氧化硅制成。在一些实施例中，伪栅电极层120由多晶硅制成。
根据一些实施例，在形成伪栅极结构116之后，在伪栅极结构116的侧壁上形成间隔件122。在一些实施例中，间隔件122由氮化硅、氧化硅、氮氧化硅、碳化硅或其他适用的介电材料制成。间隔件122可以包括单层或多层。
接下来，如图1E所示，根据一些实施例，在鳍结构110中形成源极/漏极结构124。在一些实施例中，使鳍结构110的邻近伪栅极结构116的部分凹进以在鳍结构110的两侧处形成凹槽，以及通过外延工艺在凹槽中形成外延材料以形成源极/漏极结构124。此外，应变材料的晶格常数可以不同于衬底102的晶格常数。在一些实施例中，源极/漏极结构124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。
在形成源极/漏极结构124之后，如图1F所示，根据一些实施例，在衬底上方形成接触蚀刻停止层(CESL)126，以及在接触蚀刻停止层(CESL)126上方形成层间介电(ILD)层128。在一些实施例中，接触蚀刻停止层126由氮化硅、氮氧化硅和/或其他适用的材料制成。接触蚀刻停止层126可以通过等离子体增强CVD、低压CVD、ALD或其他适用的工艺形成。
层间介电层128可以包括由多种介电材料制成的多层，多种介电材料诸如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)和/或其他适用的低k介电材料。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋转涂覆或其他适用的工艺来形成层间介电层128。
接下来，根据一些实施例，对层间介电层128和接触蚀刻停止层126实施抛光工艺以暴露伪栅极结构116的顶面。在一些实施例中，实施化学机械抛光(CMP)工艺直到暴露伪栅极结构116的顶面。
根据一些实施例，如图1G所示，在实施抛光工艺之后，去除伪栅极结构116使得形成沟槽130a。如图1G所示，衬底102上方的层间介电层128中形成沟槽130a。在一些实施例中，通过实施干蚀刻工艺去除伪栅极结构116。在一些实施例中，通过实施干蚀刻工艺和湿蚀刻工艺去除伪栅极结构116。为了最小化或缩小给定衬底上的器件的尺寸，伪栅极可以具有相对小的宽度。因此，生成的沟槽130a也可以均具有相对小的宽度。在一些实施例中，沟槽130a具有从约10nm至约50nm的范围内的宽度。
在去除伪栅极结构116之后，根据一些实施例，如图1H所示，形成栅极介电层132以内衬于沟槽130a。如图1H所示，栅极介电层132形成在沟槽130a的侧壁和底面上。在一些实施例中，栅极介电层132由氧化硅制成。在一些实施例中，栅极介电层132由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物。高k介电材料的实例包括，但不限于，氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。
此后，根据一些实施例，如图1H所示，在栅极介电层132上方形成导电层134。如图1H所示，导电层134形成在沟槽130的侧壁和底面上方。在一些实施例中，导电层134是金属层。在一些实施例中，导电层134由配置为具有合适的功函的功函金属制成。在一些实施例中，导电层134由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。在一些实施例中，导电层134具有从约
Figure GDA0002361452010000061
至约
Figure GDA0002361452010000062
的范围的厚度。
根据一些实施例，如图1H所示，在形成导电层134之后，在导电层134上方形成另一导电层136。在一些实施例中，导电层134和导电层136由不同的材料制成。在一些实施例中，导电层134和导电层136由在湿蚀刻工艺中具有相对高的蚀刻选择性的不同的材料制成。
在一些实施例中，导电层136是金属层。在一些实施例中，导电层136由配置为具有合适的功函的功函金属制成。在一些实施例中，导电层136由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。在一些实施例中，导电层134具有从约
Figure GDA0002361452010000063
至约
Figure GDA0002361452010000064
的范围的厚度。
根据一些实施例，如图1I所示，在形成导电层134和导电层136之后，在导电层136上方形成硬掩模层138a。如图1I所示，沟槽130a填充有硬掩模层138a。在一些实施例中，硬掩模层138a由基于碳的材料、基于氧化物的材料、基于硅的材料或它们的组合制成。
接下来，根据一些实施例，如图1J所示，在硬掩模层138a上实施第一蚀刻工艺140a。在一些实施例中，第一蚀刻工艺140a是干蚀刻工艺。根据一些实施例，如图1J所示，在第一蚀刻工艺140a期间，去除硬掩模层138a的设置在沟槽130a的上部的部分，使得形成阻挡结构142a。在第一蚀刻工艺140a之后，阻挡结构142a形成在沟槽130a的下部中，使得通过阻挡结构142a覆盖导电层136的形成在沟槽130a的下部处的部分同时暴露导电层136的形成在沟槽130a的上部处的部分。
根据一些实施例，如图1K所示，在形成阻挡结构142a之后，通过第二蚀刻工艺144a蚀刻导电层136的被阻挡结构142a覆盖的部分。在一些实施例中，第二蚀刻工艺144a是湿蚀刻工艺。如前所述，导电层134和导电层136由不同的材料制成。然而，由于导电层134和导电层136由诸如金属的材料制成，因此它们在干蚀刻工艺中具有差的蚀刻选择性。因此，根据一些实施例，实施湿蚀刻工艺以去除导电层136的未被阻挡结构142a覆盖的部分，使得在湿蚀刻工艺期间仅蚀刻小量的导电层134。
此外，当通过是湿蚀刻工艺的第二蚀刻工艺144a实施蚀刻导电层136时，导电层136具有倾斜的(斜的)顶面。倾斜的顶面可以使得栅电极的填充变得更容易(下面将详细地讨论)。
根据一些实施例，如图1L所示，在实施第二蚀刻工艺144a之后，去除阻挡结构142a以暴露沟槽130a的下部133a。如图1L所示，在去除阻挡结构142a之后，沟槽130a具有在截面图中具有较宽上部131a的漏斗形状。
根据一些实施例，如图1M所示，接下来，在衬底102上方形成栅电极层146a。更具地地，栅电极层146a形成在导电层134和136上方，以及沟槽130a的上部131a和下部133a均填充有栅电极层146a。如上所述，由于沟槽130a具有较宽上部以及导电层136具有倾斜的顶面，因此对于栅电极层146a应当更容易地形成在沟槽130a中。在一些实施例中，栅电极层146a由诸如钨、铝、铜、钛、钽或其他适用的材料的导电材料制成。
根据一些实施例，如图1N所示，在形成栅电极层146a之后，实施抛光工艺直到暴露层间介电层128的顶面。在一些实施例中，抛光工艺是化学机械抛光。如图1N所示，形成栅电极结构148a。根据一些实施例，由于栅电极结构148a形成在沟槽130a中，因此栅电极结构148a在其截面图中也具有漏斗形状。此外，导电层134、导电层136和栅电极结构148a可以被视为栅极堆叠结构150a。
根据一些实施例，如图1O所示，此后可以在栅电极结构148a上实施回蚀刻工艺。在回蚀刻工艺期间，蚀刻栅电极结构148a的上部和导电层134的上部。在实施回蚀刻工艺之后形成凹槽152。接下来，根据一些实施例，如图1P所示，在凹槽152中形成硬掩模结构154。在一些实施例中，硬掩模结构154形成在栅极堆叠结构150a上方以及由氮化硅制成。
图2是根据一些实施例的沿着图1P中示出的线A-A’示出的半导体结构的截面图表示。如图2所示，半导体结构100a包括跨越鳍结构110形成的栅极堆叠结构150a以及栅极堆叠结构150a包括导电层134、导电层136和栅电极结构148a。
如上所述，伪栅极结构116(如图1F中所示)可以具有相对小的宽度以用于器件尺寸缩小，以及因此栅极堆叠结构150a也可以具有相对小的宽度。在一些实施例中，栅极堆叠结构150a具有在从约10nm至约25nm的范围的宽度。然而，尽管栅极堆叠结构150a的宽度相对小，但是栅电极结构148a的宽度也可以相对大，这是由于实施第二蚀刻工艺144a以去除导电层136的上部使得用于形成栅电极结构148a的空间扩大。
如图2所示，根据一些实施例，栅电极结构148a在截面图中具有漏斗形状。此外，根据一些实施例，栅电极结构148a包括第一部分156a、第二部分158a和第三部分160a。第一部分156a位于第二部分158a上方，以及第二部分158a位于第三部分160a上方。在一些实施例中，第二部分158a在其截面图中具有锥形形状。
如图2所示，根据一些实施例，导电层136形成在第二部分158a和第三部分160a周围但是不形成在栅电极结构148a的第一部分156a的侧壁上方。此外，根据一些实施例，导电层134位于导电层136周围以及在第一部分156a的侧壁上方延伸。
如上所述，实施第二蚀刻工艺144a，使得栅电极结构148a具有较宽的上部(例如，第一部分156a)。如图2所示，根据一些实施例，栅电极结构148a的顶面的宽度(例如，第一部分156a的顶面的宽度)大于栅电极结构148a的底面的宽度(例如，第三部分160a的底面的宽度或第二部分158a的底面的宽度)。在一些实施例中，第一部分156a的顶面的宽度大于第二部分158a的底面的宽度。
在一些实施例中，栅电极结构148a的顶面的宽度在从约5nm至约300nm的范围。在一些实施例中，栅电极结构148a的底面的宽度在从约1埃至约300nm的范围。如上所述，去除导电层136的上部使得用于形成栅电极结构148a的空间扩大并且具有较大的上部。因此，形成在较大的上部中的栅电极结构148a也且具有较大的上部(如，第一部分156a)，以及可以相应地减小栅极堆叠件150a的电阻。
此外，由于实施第二蚀刻工艺144a，由此导电层136具有倾斜的顶面，该顶面也被视为栅电极结构148a的第二部分158a的侧壁。如图2所示，第一部分156a的侧壁具有第一倾斜度，第二部分158a的侧壁具有第二倾斜度，以及第三部分160a的侧壁具有第三倾斜度。根据一些实施例，第一倾斜度、第二倾斜度和第三倾斜度彼此不同。
在一些实施例中，第一部分156a的侧壁和第二部分158a的侧壁之间的角度在从约90°至约175°的范围内。在一些实施例中，第二部分158a的侧壁和第三部分160a的侧壁之间的角度在从约95°至约175°的范围内。栅电极结构148a形成为具有这样的形状，使得栅电极层146a的填充可以更加地容易以及可以降低在沉积工艺期间形成间隙的风险。
在一些实施例中，第一部分156a具有在从约0nm至约100nm的范围的厚度T1。在一些实施例中，第一部分156a具有在从约2nm至约100nm的范围的厚度T1。在一些实施例中，第二部分158a具有在从约2nm至约50nm的范围的厚度T2。在一些实施例中，第三部分160a具有在从约2nm至约50nm的范围的厚度T3。通过实施第二蚀刻工艺144a，也可以扩大栅电极结构148a的尺寸，以及可以减小栅极堆叠件150a的电阻。
图3A至图3B是根据一些实施例的形成半导体结构100b的截面图表示。半导体结构100b类似于半导体结构100a，除了形成额外的导电层之外。用于形成半导体结构100b的材料和工艺可以类似于，或相同于，以上描述的用于形成半导体结构100a的那些材料和工艺，并且在此不再重复。
更具体地，可以实施图1A至图1H示出的工艺。根据一些实施例，在沟槽130b中形成导电层134和136，以及在导电层136上方形成额外的导电层236。接下来，可以在沟槽130b的下部133b处形成阻挡结构142b，以及可以实施第二蚀刻工艺144b。在一些实施例中，第二蚀刻工艺144b是湿蚀刻工艺。在第二蚀刻工艺144b期间，蚀刻导电层236和导电层134以扩大用于沉积随后形成的栅电极结构的空间。此后，可以实施图1L至图1P所示的工艺以形成半导体结构100b。
如图3B所示，半导体结构100b包括在衬底(例如，衬底102)上方跨越鳍结构110形成的栅极堆叠结构150b以及栅极堆叠结构150b包括导电层134、导电层136、导电层236和栅电极结构148b。栅电极结构148b包括第一部分156b、第二部分158b和第三部分160b。此外，在栅电极结构148b上方形成硬掩模层154。在一些实施例中，导电层236包括TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz。此外，根据一些实施例，导电层134、导电层136和导电层236由不同的材料制成。
由于对导电层136和导电层236实施第二蚀刻工艺144b，因此，导电层136和导电层236可以具有倾斜的顶面，倾斜的顶面有助于在倾斜的顶面上沉积栅电极层。此外，通过实施第二蚀刻工艺144b，扩大用于形成栅电极结构148b的空间，以及因此扩大栅电极结构148b。通过形成具有较大栅电极结构148b的栅极堆叠结构150b，可以减小栅极堆叠结构150b的电阻，以及可以改进半导体结构100b的性能。
图4A至图4B是根据一些实施例的形成半导体结构100c的截面图表示。半导体结构100c类似于半导体结构100a，除了在第二蚀刻工艺期间形成额外的导电层之外。用于形成半导体结构100c的材料和工艺可以类似于，或相同于，以上描述的用于形成半导体结构100a的那些材料和工艺，并且在此不再重复。
更具体地，可以实施图1A至图1J示出的工艺。根据一些实施例，在沟槽130c的下部中在导电层134’和导电层136上方形成阻挡结构142c之后，实施第二时刻工艺144c。在一些实施例中，导电层134’由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。此外，根据一些实施例，导电层134’和导电层136由不同的材料制成。在第二蚀刻工艺144c期间，蚀刻导电层134’和导电层136。此后，可以实施图1L至图1P所示的工艺。
如图4B所示，半导体结构100c包括在衬底上方跨越鳍结构110形成的栅极堆叠结构150c，以及栅极堆叠结构150c包括导电层134’、导电层136和栅电极结构148c。栅电极结构148c包括第一部分156c、第二部分158c和第三部分160c。此外，在栅极堆叠结构150c上方形成硬掩模层154。
由于对导电层134’和导电层136实施第二蚀刻工艺144c，因此，导电层134’和导电层136可以具有倾斜的顶面。倾斜的顶面有助于在倾斜的顶面上沉积栅电极层。此外，通过实施第二蚀刻工艺144c，扩大用于形成栅电极结构148c的空间，以及因此扩大在此空间中形成的栅电极结构148c。通过形成具有较大栅电极结构148c的栅极堆叠结构150c，可以减小栅极堆叠结构150c的电阻，以及可以改进半导体结构100c的性能。
图5A至图5B是根据一些实施例的形成半导体结构100d的截面图表示。半导体结构100d类似于半导体结构100a，除了仅形成一个导电层之外。用于形成半导体结构100d的材料和工艺可以类似于，或相同于，以上描述的用于形成半导体结构100a的那些材料和工艺，并且在此不再重复。
更具体地，可以实施图1A至图1H示出的工艺。然而，根据一些实施例，在沟槽130d中仅形成一个导电层136’。在一些实施例中，导电层136’由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。在形成导电层136’之后，在沟槽130d的下部中形成阻挡结构142d，以及实施第二蚀刻工艺144d以蚀刻导电层136’的上部。在实施第二蚀刻工艺144d之后，可以实施图1L至图1P所示的工艺。
如图5B所示，半导体结构100d包括在衬底上方跨越鳍结构110形成的栅极堆叠结构150d，以及栅极堆叠结构150d包括导电层136’和栅电极结构148d。此外，在栅极堆叠结构150d上方形成硬掩模层154。
类似地，导电层136’也具有倾斜的顶面以及扩大的栅电极结构148d，并且因此可以减小栅极堆叠结构150d的电阻，以及可以改进半导体结构100d的性能。
图6A至图6D是根据一些实施例的形成半导体结构100e的各个阶段的截面图表示。用于形成半导体结构100e的材料和工艺可以类似于，或相同于，以上描述的用于形成半导体结构100a的那些材料和工艺，并且在此不再重复。
可以形成类似于如图4A所示的结构的结构，以及用于形成该结构的方法可以类似于，或相同于以上描述的那些。更具体地，在衬底上方跨越鳍结构110形成伪栅极结构，以及在伪栅极结构周围形成间隔件122、接触蚀刻停止层126和层间介电层128。接下来，去除伪栅极结构以在间隔件122之间形成沟槽130e，在沟槽130e的底部和侧壁上方形成导电层634和导电层636。在一些实施例中，导电层634和导电层636各自由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。在一些实施例中，导电层634和导电层636由不同的材料制成。
此后，在沟槽130e的下部中形成阻挡结构142e，以及实施第二蚀刻工艺144e以蚀刻导电层634和导电层636。如图6A所示，根据一些实施例，在实施第二蚀刻工艺144e之后，导电层634和导电层636具有倾斜的顶面。
如图6B所示，根据一些实施例，接下来，去除阻挡结构142e，以及现沟槽130e包括上部130e和下部133e。如图6B所示，根据一些实施例，导电层636围绕沟槽130e的下部133e。此后，如图6C所示，在沟槽130e中形成另一导电层638。在一些实施例中，导电层638由TixNy、W、TixAly、TixAlyN、TaxAly、TaxAlyNz、TixSiyNz、TaxSiyNz、TaxNy、HfxOy、TixTayNz制成。在一些实施例中，导电层634、636和638由不同的材料制成。
更具体地，导电层638覆盖沟槽130e的侧壁的上部、导电层634和导电层636的倾斜的顶面。在一些实施例中，沟槽130e的下部133e完全填充有导电层638。也就是，根据一些实施例，导电层638具有被导电层636围绕的延伸部分。
在形成导电层638之后，可以实施类似于图1M至图1P的工艺以形成半导体结构100e。如图6D所示，半导体结构100e包括在衬底上方跨越鳍结构110形成的栅极堆叠结构150e，以及栅极堆叠结构150e包括导电层634、导电层636、导电层638和栅电极结构148e。栅电极结构148e包括第一部分156e和第二部分158e。此外，在栅极堆叠结构150e上方形成硬掩模层154。
在一些实施例中，第二部分158e具有尖端的底部。在一些实施例中，第二部分158e在其截面图中具有三角形形状。如图6D所示，导电层638设置在导电层636和栅电极结构148e之间以及覆盖第一部分156e和第二部分158e的侧壁。
通过实施第二蚀刻工艺144e，去除导电层634和导电层636的上部。因此，在形成导电层638之后，沟槽130e的上部131e仍然具有足够的空间以用于形成栅电极结构148e，尽管沟槽130e的下部133e填充有导电层638。因此，尽管栅极堆叠结构150e的宽度相对窄，但是在沟槽的下部133e中仍可以形成许多导电层，以及仍然存在用于将要形成的栅电极结构148e的足够的空间。
应当注意，尽管图中所示的以及先前描述的一些结构分为若干部分，但是绘制和描述它们以用于更好地理解本发明的概念。然而，在它们之间可以存在真实的边界或界面。此外，在各个实施例中，栅极堆叠结构可以包括一个或多个导电层，以及不旨在限制本发明的范围。
如上所述，根据一些实施例，栅极堆叠结构(如，栅极堆叠结构150a至150e)包括导电层(如，导电层134、136、236、134’、136’、634、636和638)和形成在导电层上方的栅电极结构(如，栅电极结构148a至148e)。此外，在形成栅电极结构之前，实施蚀刻工艺(如，第二蚀刻工艺144a至144e),使得扩大用于形成栅电极结构的空间。因此，栅极堆叠结构具有较大的诸如由钨形成的栅电极结构，以及因此可以减小栅极堆叠结构的电阻。
此外，根据一些实施例，在栅极堆叠结构上方形成硬掩模层(如，硬掩模154)。由于实施蚀刻工艺以扩大栅极堆叠结构的上部的空间，因此也存在用于形成硬掩模层的足够的空间。因此，也可以降低由于薄硬掩模导致的形成短路的风险。此外，尽管形成硬掩模层，但是剩余的栅电极结构仍具有足够的尺寸，以及可以改进栅极堆叠结构的性能。
此外，在一些实施例中，蚀刻工艺是湿蚀刻工艺。当形成若干导电层时，湿蚀刻工艺对每个导电层可以具有更好的选择性。此外，在蚀刻工艺之后，导电层可以具有倾斜的顶面，该倾斜的顶面帮助在倾斜的顶面上形成栅电极层(如，栅电极层146a)。此外，通过实施湿蚀刻工艺，也可以降低由于蚀刻导致的短路的风险。
提供了半导体结构以及用于形成半导体结构的方法的实施例。半导体结构包括栅极堆叠结构。栅极堆叠结构包括栅电极结构和形成在栅电极结构下面的导电层。栅电极结构包括宽上部和窄下部，使得可以减小栅极堆叠结构的电阻。因此，可以改进栅极堆叠结构的性能。
在一些实施例中，提供一种半导体结构。半导体结构包括形成在衬底上方的栅极堆叠结构。栅极堆叠结构包括具有第一部分和第二部分的栅电极结构以及位于栅电极结构下面的第一导电层。此外，栅电极结构的第一部分位于栅电极结构的第二部分上方，以及栅电极结构的第一部分的顶面的宽度大于栅电极结构的第二部分的底面的宽度。
在一些实施例中，提供一种半导体结构。半导体结构包括形成在衬底上方的鳍结构以及跨越鳍结构形成的栅极堆叠结构。栅极堆叠结构包括具有第一部分、位于第一部分下面的第二部分和位于第二部分下面的第三部分的栅电极结构以及具有形成在栅电极结构的第二部分和第三部分周围的第一导电层。此外，栅电极层的第一部分的顶面的宽度大于栅电极层的第三部分的底面的宽度。
在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括在衬底上方形成沟槽以及在沟槽的侧壁和底部上形成第一导电层。用于制造半导体结构的方法还包括在第一导电层上方形成硬掩模层，以及通过实施第一蚀刻工艺蚀刻硬掩模层以在沟槽的下部中形成阻挡结构。用于制造半导体结构的方法还包括通过实施第二蚀刻工艺蚀刻第一导电层的未被阻挡结构覆盖的部分以及去除阻挡层。用于制造半导体结构的方法还包括通过栅电极层填充沟槽。
根据本发明的一个实施例，提供了一种半导体结构，包括：栅极堆叠结构，形成在衬底上方，其中，所述栅极堆叠结构包括：栅电极结构，具有第一部分和第二部分；和第一导电层，位于所述栅电极结构下面，其中，所述栅电极结构的所述第一部分位于所述栅电极结构的所述第二部分上方，以及所述栅电极结构的所述第一部分的顶面的宽度大于所述栅电极结构的所述第二部分的底面的宽度。
在上述半导体结构中，在所述栅电极结构的截面图中，所述栅电极结构具有漏斗形状。
在上述半导体结构中，所述第一导电层形成在所述栅电极结构的所述第二部分的侧壁上方但是不形成在所述栅电极结构的所述第一部分的侧壁上方。
在上述半导体结构中，所述栅极堆叠结构还包括：第二导电层，形成在所述第一导电层周围并且在所述栅电极结构的所述第一部分的侧壁上方延伸。
在上述半导体结构中，所述栅极堆叠结构还包括：第三导电层，设置在所述第一导电层和所述栅电极结构之间以及覆盖所述栅电极结构的所述第一部分的侧壁。
在上述半导体结构中，所述栅电极结构还包括设置在所述栅电极结构的所述第二部分的下面的第三部分，以及所述栅电极结构的所述第三部分被所述第一导电层围绕。
在上述半导体结构中，所述栅电极结构的所述第三部分的底面的宽度小于所述栅电极结构的所述第一部分的顶面的宽度。
根据本发明的另一实施例，还提供了一种半导体结构，包括：鳍结构，形成在衬底上方；以及栅极堆叠结构，形成为跨越所述鳍结构，其中，所述栅极堆叠结构包括：栅电极结构，具有第一部分、位于所述第一部分下面的第二部分和位于所述第二部分下面的第三部分；以及第一导电层，位于所述栅电极结构的所述第二部分和所述第三部分周围，其中，所述栅电极结构的所述第一部分的顶面的宽度大于所述栅电极结构的所述第三部分的底面的宽度。
在上述半导体结构中，所述栅电极结构的所述第一部分的侧壁未被所述第一导电层覆盖。
在上述半导体结构中，所述第一导电层具有倾斜的顶面。
在上述半导体结构中，所述栅电极结构的所述第一部分的侧壁具有第一倾斜度，以及所述栅电极结构的所述第二部分的侧壁具有不同于所述第一倾斜度的第二倾斜度。
在上述半导体结构中，所述栅极堆叠结构还包括：第二导电层，位于所述第一导电层周围并且覆盖所述栅电极结构的所述第一部分的侧壁，其中，所述第一导电层和所述第二导电层由不同的材料制成。
在上述半导体结构中，在所述栅电极结构的截面图中，所述栅电极结构具有漏斗形状。
根据本发明的又另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成沟槽；在所述沟槽的侧壁和底部上形成第一导电层；在所述第一导电层上方形成硬掩模层；通过实施第一蚀刻工艺蚀刻所述硬掩模层以在所述沟槽的下部中形成阻挡结构；通过实施第二蚀刻工艺蚀刻所述第一导电层的未被所述阻挡结构覆盖的部分；去除所述阻挡结构；以及通过栅电极层填充所述沟槽。
在上述用于制造半导体结构的方法中，所述第二蚀刻工艺是湿蚀刻工艺。
在上述用于制造半导体结构的方法中，所述第一蚀刻工艺是干蚀刻工艺。
在上述用于制造半导体结构的方法中，还包括：
在形成所述第一导电层之前，形成第二导电层，
其中，在所述第二蚀刻工艺期间，未蚀刻所述第二导电层。
在上述用于制造半导体结构的方法中，还包括：在去除所述阻挡结构之后，在所述第一导电层上方形成第三导电层，其中，在所述第三导电层上方形成所述栅电极结构。
在上述用于制造半导体结构的方法中，所述栅电极结构具有第一部分和位于所述第一部分下面的第二部分，以及所述栅电极结构的所述第一部分的顶面的宽度大于所述栅电极结构的所述第二部分的底面的宽度。
在上述用于制造半导体结构的方法中，在层间介电层中形成所述沟槽包括：在所述衬底上方形成鳍结构；跨越所述鳍结构形成伪栅极结构；在所述伪栅极结构的侧壁上形成间隔件；以及去除所述伪栅极结构以形成所述沟槽。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于制造半导体结构的方法，包括：
在衬底上方的层间介电层中形成沟槽；
在所述沟槽的侧壁和底部上形成第一导电层；
在所述第一导电层上方形成硬掩模层；
通过实施第一蚀刻工艺蚀刻所述硬掩模层以在所述沟槽的下部中形成阻挡结构；
通过实施第二蚀刻工艺蚀刻所述第一导电层的未被所述阻挡结构覆盖的部分以形成所述第一导电层的蚀刻部分，其中，所述蚀刻部分的倾斜顶面从所述阻挡结构的顶面向上延伸至所述第一导电层下面的被暴露在所述沟槽中的底层；
去除所述阻挡结构；以及
通过栅电极层填充所述沟槽。
2.根据权利要求1所述的用于制造半导体结构的方法，其中，所述第二蚀刻工艺是湿蚀刻工艺。
3.根据权利要求1所述的用于制造半导体结构的方法，其中，所述第一蚀刻工艺是干蚀刻工艺。
4.根据权利要求1所述的用于制造半导体结构的方法，还包括：
在形成所述第一导电层之前，形成第二导电层，
其中，在所述第二蚀刻工艺期间，未蚀刻所述第二导电层。
5.根据权利要求1所述的用于制造半导体结构的方法，还包括：
在去除所述阻挡结构之后，在所述第一导电层上方形成第三导电层，其中，在所述第三导电层上方形成所述栅电极层。
6.根据权利要求1所述的用于制造半导体结构的方法，其中，所述栅电极层具有第一部分和位于所述第一部分下面的第二部分，以及所述栅电极层的所述第一部分的顶面的宽度大于所述栅电极层的所述第二部分的底面的宽度。
7.根据权利要求1所述的用于制造半导体结构的方法，在所述层间介电层中形成所述沟槽包括：
在所述衬底上方形成鳍结构；
跨越所述鳍结构形成伪栅极结构；
在所述伪栅极结构的侧壁上形成间隔件；以及
去除所述伪栅极结构以形成所述沟槽。
8.根据权利要求1所述的用于制造半导体结构的方法，所述半导体结构包括：
栅极堆叠结构，形成在所述衬底上方，其中，所述栅极堆叠结构包括：
所述栅电极层，具有第一部分和第二部分；和
所述第一导电层，
其中，所述栅电极层的所述第一部分位于所述栅电极层的所述第二部分上方，以及所述栅电极层的所述第一部分的顶面的宽度大于所述栅电极层的所述第二部分的底面的宽度。
9.根据权利要求8所述的用于制造半导体结构的方法，其中，在所述栅电极层的截面图中，所述栅电极层具有漏斗形状。
10.根据权利要求8所述的用于制造半导体结构的方法，其中，所述第一导电层形成在所述栅电极层的所述第二部分的侧壁上方但是不形成在所述栅电极层的所述第一部分的侧壁上方。
11.根据权利要求8所述的用于制造半导体结构的方法，其中，所述栅极堆叠结构还包括：
第二导电层，形成在所述第一导电层周围并且在所述栅电极层的所述第一部分的侧壁上方延伸。
12.根据权利要求8所述的用于制造半导体结构的方法，其中，所述栅极堆叠结构还包括：
第三导电层，设置在所述第一导电层和所述栅电极层之间以及覆盖所述栅电极层的所述第一部分的侧壁。
13.根据权利要求8所述的用于制造半导体结构的方法，其中，所述栅电极层还包括设置在所述栅电极层的所述第二部分的下面的第三部分，以及所述栅电极层的所述第三部分被所述第一导电层围绕。
14.根据权利要求13所述的用于制造半导体结构的方法，其中，所述栅电极层的所述第三部分的底面的宽度小于所述栅电极层的所述第一部分的顶面的宽度。
15.根据权利要求1所述的用于制造半导体结构的方法，所述半导体结构包括：
鳍结构，形成在所述衬底上方；以及
栅极堆叠结构，形成为跨越所述鳍结构，其中，所述栅极堆叠结构包括：
所述栅电极层，具有第一部分、位于所述第一部分下面的第二部分和位于所述第二部分下面的第三部分；以及
所述第一导电层，位于所述栅电极层的所述第二部分和所述第三部分周围，
其中，所述栅电极层的所述第一部分的顶面的宽度大于所述栅电极层的所述第三部分的底面的宽度。
16.根据权利要求15所述的用于制造半导体结构的方法，其中，所述栅电极层的所述第一部分的侧壁未被所述第一导电层覆盖。
17.根据权利要求15所述的用于制造半导体结构的方法，其中，所述第一导电层具有倾斜的顶面。
18.根据权利要求15所述的用于制造半导体结构的方法，其中，所述栅电极层的所述第一部分的侧壁具有第一倾斜度，以及所述栅电极层的所述第二部分的侧壁具有不同于所述第一倾斜度的第二倾斜度。
19.根据权利要求15所述的用于制造半导体结构的方法，其中，所述栅极堆叠结构还包括：
第二导电层，位于所述第一导电层周围并且覆盖所述栅电极层的所述第一部分的侧壁，
其中，所述第一导电层和所述第二导电层由不同的材料制成。
20.根据权利要求15所述的用于制造半导体结构的方法，其中，在所述栅电极层的截面图中，所述栅电极层具有漏斗形状。
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