CN106910745B - 存储器及其制备方法 - Google Patents

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Abstract

本发明提供了一种存储器及其制备方法，所述制备方法包括：在用于形成位线接触的位线接触区的半导体衬底中形成一掺杂区；在位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，即，本发明中的存储器的制备方法中，位线接触中掺杂离子具有与掺杂区中掺杂离子相同的导电类型，并使掺杂区中的离子掺杂浓度小于位线接触中的离子掺杂浓度并往远离述位线接触的方向梯度递减，从而可使位线接触和掺杂区构成一浓度梯度，使位线接触和掺杂区之间可形成一低漏电流的接触面，进一步改善存储器的漏电流现象。

Description

存储器及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其制备方法。
背景技术
存储器包括用于存储数据的存储单元阵列，以及位于所述存储单元阵列外围的外围电路。其中，所述存储单元阵列由多个呈阵列排布的存储单元对构成，在所述存储单元对之间通常形成有一位线接触，所述位线接触与存储单元中的源区/漏区接触。
然而，目前的存储器中，位线接触与源区/漏区之间仍存在着较大的漏电流现象，进而对存储器的性能造成影响。此外，在存储器的制备过程中，存储单元阵列和外围电路由于其结构存在差异，因此，两者通常需在不同的工艺步骤中形成，这也必然导致工艺流程较为繁杂，并且制备成本较高。
发明内容
本发明的目的在于提供一种存储器的制备方法，以解决现有的存储器在其制备过程中，工艺制备繁杂、成本较高的问题。
本发明的又一目的在于提供一种存储器，以解决现有的存储器中存在较大漏电流的问题。
为解决上述技术问题，本发明提供一种存储器的制备方法，包括:
提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；
在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，
在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。
本发明提供的存储器的制备方法中，其位线接触中还掺杂有与掺杂区相同导电类型的导电离子，从而使所述位线接触与所述掺杂区之间形成一低漏电流的接触面，并且，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减，进而可使位线接触和掺杂区之间构成一浓度梯度，进一步改善了存储器的漏电流现象。
附图说明
图1为本发明中的一种存储器的制备方法的流程示意图；
图2为本发明实施例一中的存储器的制备方法的流程示意图；
图3为本发明实施例一中的存储器在其执行步骤S100过程中的俯视图；
图4为本发明实施例一中的存储器在其制备存储隔离层时的流程示意图；
图5a‐图5b为图3所示的本发明实施例一中的存储器在其执行步骤S100过程中沿A‐A’方向的剖面示意图；
图6为本发明实施例一中的存储器在其执行步骤S200过程中的流程示意图；
图7a～图7c为本发明实施例一中的存储器在其执行步骤S200过程中的结构示意图；
图8为本发明实施例一中的存储器在其执行步骤S300过程中的流程示意图；
图9为本发明实施例一中的存储器在其执行步骤S300过程中的俯视图；
图10a‐1、图10a‐2、图10b‐图10e、图11a‐图11c、图12、图13a‐图13c和图14为图9所示的本发明实施例一中的存储器在其执行步骤S300过程中沿A‐A’方向的剖面示意图；
图15为本发明实施例二中的存储器的俯视图；
图16为图15所示的本发明实施例二中的存储器沿AA’方向的剖面示意图；
图17为本发明实施例三中的存储器的俯视图；
图18为图7所示的本发明实施例三中的存储器沿B‐B’方向的剖面示意图；
图19为图17所示的本发明实施例三中的存储器沿C‐C’方向的剖面示意图；
其中，附图标记如下：
10‐衬底；
100‐第一区域；100A‐位线接触区；
110‐存储单元有源区；110a/110b‐存储单元；
111‐存储闸极介电层；112‐存储闸极电极层；113‐存储隔离层；113d‐位线接触窗；114a‐离子注入工艺；114‐掺杂区；
120‐位线接触；
130‐字线；
140‐隔离结构；
200‐第二区域；200P‐PMOS有源区；200N‐NMOS有源区；
210‐外围电路有源区；
220‐外围晶体管闸极结构；211p/211n‐外围闸极介电层；222‐外围闸极电极层；
210p/210n‐离子注入工艺；230n/230n’‐阈值电压修正区；
240‐隔离结构；
250‐外围电路接触层；
310氧化层；
410‐第一导电材料层；410a/410b‐第一导电层；
411‐第一导电薄膜；412‐牺牲材料层；410n/410p‐离子注入工艺；
420‐第二导电材料层；420a/420b‐第二导电层；
430‐绝缘材料层；430a/430b‐绝缘层；
320/330/413/414/500‐掩膜层；
510/511‐硬式薄膜；521/522‐遮蔽层；530‐光刻胶；
60‐衬底；
600‐第一区域；
610‐存储有源区；
611/811‐存储闸极介电层；612/812‐存储闸极电极层；613‐遮蔽层；
620‐位线接触；
630‐字线；
640‐隔离结构；
700‐第二区域；
710‐外围电路有源区；
720‐外围晶体管闸极结构。
具体实施方式
如背景技术所述，申请人发现，现有的存储器中，位线接触与源区/漏区之间存在较大漏电流现象。并且，由于存储阵列中的位线接触与外围电路所形成的晶体管的结构不同，因此，两者通常是在不同的工艺制程完成，进而导致工艺流程较为复杂，以及制作成本的增加。
为此，本发明提供了一种存储器的制备方法，如图1所示，所述制备方法包括：
步骤S10，提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；
步骤S20，在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；
步骤S30，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。
本发明提供的存储器的制备方法中，与掺杂区接触的位线接触中也掺杂有导电离子，位线接触中的掺杂离子的导电类型与掺杂区的导电类型相同，从而位线接触和掺杂区之间可构成一低漏电流的接触面，并且，掺杂区中的离子掺杂浓度往远离所述位线接触的方向梯度递减，如此可进一步改善所形成的存储器的漏电流现象。
以下结合附图和具体实施例对本发明提出存储器及其制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本发明实施例一中的存储器在其执行步骤S100过程中的俯视图，图5a‐图5b为图3所示的本发明实施例一中的存储器在其执行步骤S100过程中沿A‐A’方向的剖面示意图。
在步骤S100中，具体参考图3和图5b所示，半导体衬底10上定义有一用于形成存储单元阵列的第一区域100和一用于形成外围电路的第二区域200，所述第二区域200配置于所述第一区域100的外围。这里，所述第二区域200配置于所述第一区域100的外围是指所述第二区域200配置于所述第一区域100的一侧或两侧，并且，第一区域100和第二区域200沿X方向的尺寸不需相同，本处仅为示例。其中，所述第一区域100中具有一用于形成位线接触的位线接触区100A，所述第二区域200中具有一用于形成外围晶体管的外围电路有源区210。
进一步的，重点参考图3和图5b，所述第一区域100上定义有多个呈阵列排布的存储有源区110，在所述存储有源区110中形成有至少一个存储单元对，所述存储单元对具有两个存储单元，其分别为第一存储单元110a和第二存储单元110b，两个存储单元之间的区域即为所述位线接触区100A。本实施例中，所述第一存储单元110a和第二存储单元110b沿第一方向排布，即，所述存储单元对中的两个存储单元沿着图3所示的Y方向排布。此外，在第一区域100所对应的半导体衬底10中还形成有多个隔离结构140，所述隔离结构140位于多个所述存储有源区110之间，以用于对多个所述存储有源区110进行隔离。
继续参考图3和图5b所示，在所述第二区域200上定义有多个外围电路有源区210，所述外围电路有源区210用于在后续形成外围晶体管。这些外围晶体管可以是具有相同性能的晶体管，也可以是具有不同性能的晶体管(例如，NMOS晶体管和PMOS晶体管，高压晶体管和低压晶体管等)。具体的，多个所述外围电路有源区210之间通过一隔离结构240实现电隔离。其中，隔离结构140和隔离结构240可均为浅沟槽隔离结构(STI)。
所述第一存储单元110a和第二存储单元110b例如为存储晶体管，其包括一存储闸极结构(Gate)，其中，所述存储晶体管可以为平面型晶体管，也可以是沟槽型晶体管。本实施例中，以所述存储晶体管为沟槽型晶体管进行解释说明，即，所述存储闸极结构形成于所述半导体衬底10中。
继续参考图3所示，在所述第一区域100上还形成有多条平行排布的字线130，所述字线130沿着第二方向(即，图3所示的X方向)延伸，所述第二方向与所述第一方向相交，用于通过所述字线130对存储单元进行选址操作。结合图5b所示，本实施例中，每个存储单元的存储闸极结构可用于构成所述存储单元的字线接触(图中未示出)，从而在第二方向上的存储单元的字线接触相互连接构成所述字线130。即，沿第一方向(Y方向)排布的存储单元中的多个字线接触分别连接至不同的字线，使多条平行的字线130的延伸方向与第一方向(存储单元对中存储单元的排布方向)相交。
优选的，在所述存储闸极电极层112上还形成有一存储隔离层113，所述存储隔离层113至少覆盖所述存储闸极电极层112，以将所述存储闸极电极层112隔离开，从而可避免其受到其他导电材料的干扰。需说明的是，此处所述的存储隔离层113至少覆盖存储闸极电极层112，即意味着所述存储隔离层113可以是仅仅覆盖所述存储闸极电极层112，也可以是覆盖所述存储闸极电极层112并延伸至半导体衬底10的表面上，只要暴露出第一存储单元110a和第二存储单元110b之间的位线接触区100A即可，以用于后续形成位线接触。本实施例中，如图5b所示，所述存储隔离层113不仅覆盖存储闸极电极层112，还延伸至半导体衬底10的部分区域。
图4为本发明实施例一中的存储器在其制备存储隔离层时的流程示意图，以下结合图3、图4和图5a‐5b所示，对本实施例中存储隔离层的制备方法进行说明，其具体包括：
步骤S110，参见图5a所示，在所述半导体衬底10上依次形成一隔离材料层113a和一有机聚合物层113b；其中，所述隔离材料层113a的介电常数优选在1.0～10之间，以确保其具备较好的隔离效果，例如所述隔离材料层113a可以是氧化硅或氮化硅。进一步的，所述隔离材料113a层的厚度优选为5nm～80nm；
步骤S120，继续参考图5a所示，在所述有机聚合物层113b上形成一图形化的光刻胶113c，通过所述图形化的光刻胶113c定义出需形成的存储隔离层113的图形，因而，所述图形化的光刻胶113c至少暴露出位线接触区100A；
步骤S130，参考图5b所示，执行蚀刻工艺，以依次去除未被所述光刻胶113c覆盖的有机聚合物层113b和隔离材料层113a，暴露出位线接触区100A所对应的半导体衬底10；在此过程中，由于蚀刻工艺的特性，在刻蚀过程中会部分甚至全部消耗掉光刻胶，使最初所形成的图形化的光刻胶的图案产生变化，此时，若仅采用光刻胶作用刻蚀隔离材料层113a的掩膜层时，则极易导致所形成的存储隔离层的形貌不符合要求；因此，在本实施例中，在隔离材料层113a和光刻胶113c之间还形成有有机聚合物层113b，从而可缓解在刻蚀过程中由于光刻胶的图形发生变化而对最终所形成的存储隔离层的形貌造成的影响，进而能够更为精确的制备出所需图案的存储隔离层113；
步骤S140，参考图5b所示，通过灰化工艺去除有机聚合物层113b，暴露出存储隔离层113，此时，对应所述位线接触区100A的位置形成一贯穿所述存储隔离层113的位线接触窗113d，所述位线接触窗113d暴露出所述位线接触区100A的半导体衬底。
需说明的是，本实施例中提供了一种能够更为精确的控制存储隔离层113形貌的制备方法，但并不限定于该制备方法，在其他实施例中，也可仅通过在隔离材料层上形成光刻胶，以进行刻蚀工艺。
图6为本发明实施例一中的存储器在其执行步骤S200过程中的流程示意图，图7a～图7c为本发明实施例一中的存储器在其执行步骤S200过程中的结构示意图。
在步骤S200中，如图6和图7c所示，在所述位线接触区100A的半导体衬底10中形成一第一导电类型的掺杂区114，其中第一导电类型可以是P型也可以是N型，所述掺杂区114用于构成存储单元的源区/漏区S/D，其与后续所形成的位线接触接触；在所述外围电路有源区210的半导体衬底10上形成一外围晶体管的外围闸极介电层。
其中，所述外围闸极介电层可通过高温氧化工艺形成，所述高温氧化工艺的温度例如为900℃～1200℃。所述掺杂区114可通过离子注入工艺形成。本实施例中，在形成外围闸极介电层的过程中，结合离子注入工艺，从而在注入离子的过程中，有效缓解由于高能量离子的轰击而对半导体衬底造成损伤的问题，并能够节省一步形成离子注入保护层的步骤。其具体形成方法包括：首先，通过执行高温氧化工艺，在所述半导体衬底10上形成一氧化层；位于外围电路有源区210上的氧化层即可构成所述外围晶体管的外围闸极介电层，同时，在所述位线接触区100A的半导体衬底上也相应的形成所述氧化层；接着，执行离子注入工艺，以在位线接触区100A的半导体衬底中形成掺杂区114，此时，由于所述氧化层的保护作用，可有效避免对半导体衬底造成损伤。
如上所述，所述外围电路中包括至少一个外围晶体管，当所述外围电路中包括多个外围晶体管时，多个外围晶体管的类型(例如，PMOS晶体管或NMOS晶体管)和性能(例如，具有不同的阈值电压)可以相同也可以不相同。举例说明，当所需形成的多个晶体管的阈值电压相同时，则可相应的形成具有相同厚度的外围闸极介电层。此时，制备所述外围闸极介电层以及形成掺杂区114时的第一离子注入工艺的流程可参考如上所述，即，先在位线接触区100A和外围电路有源区210的半导体衬底10上形成氧化层，再执行离子注入工艺。
当需形成具有不同类型和/或不同性能的外围晶体管时，则可相应地调整工艺流程，以形成具有预期性能的晶体管。例如，当所形成晶体管中，一部分为高压晶体管、另一部分为低压晶体管时，则可通过调整相应的晶体管的闸极介电层的厚度，以使所形成的晶体管可达到其预期的性能。本实施例中，需在第二区域200上分别形成NMOS晶体管和PMOS晶体管，其中，用于形成NMOS晶体管的区域定义为NMOS有源区200N，用于形成PMOS晶体管的区域定义为PMOS有源区200P。
下面结合附图3、附图6以及附图7a‐7c，并以在PMOS有源区200P上形成高压PMOS晶体管，以及在NMOS有源区200N上形成低压NMOS晶体管为例，进行解释说明。
首先，执行步骤S210，具体参考图7a所示，执行氧化工艺，在所述半导体衬底10上形成一氧化层一310；
接着，执行步骤S220，继续参考图7a所示，在所述氧化层一310上形成一图形化的掩膜层一320，所述掩膜层一320覆盖所述PMOS有源区200P，并暴露出所述NMOS有源区200N；当然，所述掩膜层一320还可覆盖存储隔离层113的部分区域；
接着，执行步骤S230，继续参考图7a所示，以所述掩膜层一320为掩膜刻蚀去除位于NMOS有源区200N上的氧化层一310，其可通过湿法蚀刻去除所述氧化层一310，并去除所述掩膜层一320；
接着，执行步骤S240，具体参考图7b所示，再次执行高温氧化工艺，在所述半导体衬底10上形成一氧化层二，此时，在PMOS有源区200P上可形成厚度较厚的氧化层，构成PMOS晶体管的外围闸极介电层211p，位于NMOS有源区200N上的氧化层二构成NMOS晶体管的外围闸极介电层211n，如此一来，即可使所形成的PMOS晶体管具有较高的阈值电压，所形成的NMOS晶体管具有较低的阈值电压；所述高温氧化工艺的温度例如为900℃～1200℃；
接着，执行步骤S250，继续参考图7b所示，在所述半导体衬底10上形成一图形化的掩膜层二330，所述掩膜层二330覆盖所述第二区域200，并暴露出位线接触区100A(即，暴露出存储隔离层113中的位线接触窗113d)，当然，所述掩膜层二330还可覆盖存储隔离层113的部分区域；并以所述掩膜层二330为掩膜，执行离子注入工艺114a，以在位线接触区100A的半导体衬底10中形成一具有第一导电类型的掺杂区114，所述掺杂区114即可在后续工艺中构成所述存储单元的源区/漏区(S/D)，并与后续所形成的位线接触120接触；其中，还可通过执行一热退火工艺，以进一步激活掺杂区114中的掺杂离子，并使掺杂离子扩散以形成离子分布更为均匀的源区/漏区S/D，此外，经过热退火工艺可进一步驱动离子迁移，使掺杂区114中的离子呈现梯度分布，有利于减小器件的漏电流，所述热退火工艺的温度例如为900℃‐1100℃；需说明的是，在执行离子注入的过程中，所述位线接触区100A的半导体衬底10上具有所述氧化层二，从而可有效避免半导体衬底受到损伤；
接着，执行步骤S260，具体参考图7c所示，去除位于位线接触区100A上的氧化层二，以及去除第二区域200上的掩膜层二，暴露出所述掺杂区114，以及暴露出NMOS有源区200N和PMOS有源区200P上的外围闸极介电层211n和211p。
本实施例示出了一种在同一半导体衬底上形成具有不同类型和性能的晶体管的闸极介电层的形成方法，从而可对所形成的晶体管的阈值电压进行调整。但应理解，以上仅为示意性的说明，在实际的存储器的制备过程中，可根据实际需求形成不同类型和性能的晶体管，而采用相应的工艺流程，例如，外围电路中的晶体管均为高压晶体管或均为低压晶体管等。
图8为本发明实施例一中的存储器在其执行步骤S300过程中的流程示意图，图9为本发明实施例一中的存储器在其执行步骤S300过程中的俯视图，图10a‐图10e、图11a‐图11c、图12、图13a‐图13c和图14为图8所示的本发明实施例一中的存储器在其执行步骤S300过程中沿A‐A’方向的剖面示意图。
在步骤S300中，具体参考图9和图14所示，在所述位线接触区100A的半导体衬底10上形成一与所述掺杂区114接触的位线接触120，与所述掺杂区114接触的位线接触120中掺杂有第一导电类型的离子，即，所述掺杂区114和所述位线接触120掺杂有相同导电类型的导电离子；在所述外围电路有源区210的外围闸极介电层上形成一外围闸极电极层222，所述位线接触120和所述外围闸极电极层222通过同一工艺步骤形成。需说明的是，所述位线接触120与所述外围闸极电极层222分别形成在不同的区域中，两者之间并没有接触，同时在对应的存储器电路中也没有直接连接。即，本发明创造性的将相互独立的位线接触120和外围闸极电极层222通过同一工艺步骤形成，以优化工艺节省成本。
具体的，所述位线接触120和所述外围晶体管的外围闸极电极层222的形成方法可参考图9、图12‐图14所示。
首先，执行步骤S310，具体参考图12所示，在所述外围闸极介电层和所述掺杂区114制备完成之后，在所述半导体衬底10上依次形成一第一导电材料层410、一第二导电材料层420和一绝缘材料层430。位于位线接触区100A上的所述第一导电材料层410与掺杂区114接触。较佳的，所述第二导电材料层420的电阻率小于所述第一导电材料层410的电阻率，从而可减小位线接触的接触电阻。具体的，所述第一导电材料层410优选采用电阻率为5×101Ω～5×103Ω的材料，例如为掺杂的多晶硅；所述第二导电材料层420的材质优选为具有高电导率(低电阻率)的材质，其电阻率优选为2×10‐8Ω～1×102Ω，其具体可以是金属层，例如钨(Wu)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pa)中的一种或者任意组合，或者也可以是掺杂的多晶硅等。
优选的方案中，所述第一导电材料层410的上表面为平整的表面，即所述第一导电材料层410的在整个半导体衬底上的高度一致或接近一致。本实施例中提供了两种制备具有平整表面的第一导电材料层410的方法。具体结合图10a‐1、图10a‐2和图10b所示。
方法一，具体参考图10a‐1和10b所示，包括：在半导体衬底10上形成一第一导电薄膜411，所述第一导电薄膜411的上表面具有高度差，如图10a‐1所示；在所述第一导电薄膜411上形成一牺牲材料层412，所述牺牲材料层412完全覆盖所述第一导电薄膜411，并且所述牺牲材料层412的上表面相较于第一导电薄膜411而言更为平整，所述牺牲材料层412可通过旋涂的方式形成；接着参考图10b所示，对所述牺牲材料层412和所述第一导电薄膜411执行蚀刻工艺，直至完全去除所述牺牲材料层412，所述蚀刻工艺对第一导电薄膜411和对所述牺牲材料层412的蚀刻选择比相近，此处刻蚀选择比相近是指刻蚀选择比小于3：1，例如是1:1～2:1，由于第一导电薄膜411和牺牲材料层412的蚀刻速率相近，因此在刻蚀过程中，两者以大致相同的速率逐渐消耗，进而在完全去除所述牺牲材料层412时，可使半导体衬底10上剩余的第一导电材料层410的高度一致或接近一致。即，通过所述牺牲材料层412使整个半导体衬底10上能够形成一平整的表面，从而再执行对第一导电薄膜411和牺牲材料412具有相近的蚀刻选择比的蚀刻工艺时，可使最终所形成的第一导电材料层410的高度一致，实现对整个半导体衬底10的表面进行平坦化的目的。
方法二，具体参考图10a‐2和图10b所示，在形成第一导电薄膜411后，接着在所述第一导电薄膜411上形成一牺牲材料层412’，所述牺牲材料层412’充填所述第一导电薄膜411上高度低的区域以使第一导电薄膜411和牺牲材料层412’共同构成的上表面较之前平整，即，该平整的上表面是指其高度差小于未形成牺牲材料层412’时不同区域的第一导电薄膜411之间的高度差。如此一来，再对其执行具有相近蚀刻选择比的蚀刻工艺时，也能够形成表面高度一致或接近一致的第一导电材料层410。
如图10b所示，本实施例中，所述第一导电材料层410仅填满所述存储隔离层113的位线接触窗113d(结合图5b所示)，存储隔离层113上未覆盖第一导电材料层。然而，本领域技术人员应当认识到，在另一实施例中，所述第一导电材料层410可在填满所述位线接触窗的同时，可进一步延伸至所述存储隔离层113的表面上，以形成一较大的接触面积。
进一步的，在形成所述第一导电材料层410之后，还可对所述第一导电材料层410执行离子注入工艺，以限定位线接触区100A中的第一导电材料层的导电类型。即，通过离子注入工艺，使与掺杂区114接触的位线接触中掺杂有第一导电类型的导电离子。
如上所述，第一导电材料层410的掺杂类型与掺杂区114的掺杂类型(第一导电类型)相同。应理解，第一导电材料层410中的掺杂离子与掺杂区114中的掺杂离子可以相同也可以不相同，只要其与掺杂区114的导电类型相同即可。通过在掺杂区114上形成与其导电类型相同的第一导电材料层410，可形成具有较小漏电流的接触界面，改善漏电流的现象。所述掺杂区114中的离子掺杂浓度小于所述第一导电材料层410中的离子掺杂浓度并往远离所述位线接触的方向梯度递减，如此一来，即可形成一浓度梯度，进一步缓解漏电流的现象。
在形成所述第一导电材料层410之后，除了对位线接触区100A中的第一导电材料层410进行离子注入之外，还可以对位于外围电路有源区210中的第一导电材料层410执行离子注入工艺，其可用于对后续所形成的外围晶体管的外围闸极电极层进行功函数调整，以形成具有相应性能的晶体管。例如，在所述外围电路有源区210上形成有至少一个第一导电类型的外围晶体管和/或至少一个第二导电类型的外围晶体管，则可对位于所述外围电路有源区上的第一导电材料层410中相应的注入第一导电类型的掺杂离子和/或第二导电类型的掺杂离子，所述第二导电类型和所述第一导电类型为相反的导电类型。
本实施例中，对外围晶体管的外围闸极电极层进行功函数调整，以及形成具有掺杂离子的位线接触的方法可参考图10c‐图10e所示。
第一步骤，参考图10c所示，在所述半导体衬底10上形成掩膜层一413，所述掩膜层一413覆盖PMOS有源区200P的第一导电材料层410，并暴露出NMOS有源区200N和位线接触区100A的第一导电材料层410。
第二步骤，继续参考图10c所示，以所述掩膜层一413为掩膜执行N型离子注入工艺410n，以同时对位线接触区100A中的第一导电材料层和NMOS有源区200N中的第一导电材料层掺杂N型离子，并去除所述掩膜层一413。
第三步骤，参考图10d所示，再于所述半导体衬底10上形成一掩膜层二414，所述掩膜层二414覆盖NMOS有源区200N和位线接触区100A中的第一导电材料层，并暴露出PMOS有源区200P中的第一导电材料层410；执行P型离子注入工艺410p，以对PMOS有源区200P中的第一导电材料层410掺杂P型离子。
第四步骤，参考图10e所示，去除所述掩膜层二410，至此即形成了掺杂的第一导电材料层410。通过对第一导电材料层410注入相应的掺杂离子，从而可对位线接触中的第一导电材料层和闸极电极层的功函数进行调整。本实施例中，所述掺杂区114为N型掺杂区，因此，位线接触区上的第一导电材料层410的离子注入工艺可以和NMOS有源区200N中的离子注入工艺同时进行，反之，则可以和PMOS有源区200P中的离子注入工艺同时进行。
在存储器的制备方法中，还可在外围电路有源区210的半导体衬底中形成一阱区和一阈值电压修正区，所述阈值电压修正区的离子掺杂浓度小于所述阱区的离子掺杂浓度。所述阱区中的掺杂离子的导电类型根据其所形成的晶体管的类型进行调整。所述阈值电压修正区可以靠近所述外围晶体管的导电沟道，或者所述阈值电压修正区也可以与所述导电沟道部分重叠，从而可通过所述阈值电压修正区对后续所形成的外围晶体管的阈值电压进行修正，因此，所述阈值电压修正区中的掺杂离子的导电类型可根据需形成的晶体管的性能进行调整，例如，当需形成高压晶体管时，则所述阈值电压修正区中的掺杂离子的导电类型可与阱区中的掺杂离子的导电类型相同，反之，则不同。
所述阱区和所述阈值电压修正区可均通过离子注入工艺形成，本实施例中，在形成所述第一导电材料层410之后，接着形成所述阱区和阈值电压修正区。以下结合图11a～11c，具体说明所述阱区和所述阈值电压修正区的形成方法。
第一步骤，参考图11a所示，执行第三离子注入工艺210p，在NMOS有源区200N的半导体衬底10中形成一P型阱区(P‐well)。所述第三离子注入工艺210p优选采用倾斜注入的方式，这是因为在该步骤的离子注入过程中通常采用的是高能量离子注入，若采用垂直注入的方式，部分高能量的注入离子的传输方向与衬底材料的晶向契合，易导致部分高能量的离子停留在更深区域的半导体衬底10中，进而导致离子分布不均匀。若采用倾斜离子注入工艺，可缩减高能量离子在半导体衬底10中的停留深度的差异，改善所形成的阱区中离子的分布均匀性。
第二步骤，参考图11b所示，执行第四离子注入工艺210n，以在所述P型阱区中形成一N型阈值电压修正区230n。即，本实施例中，可在NMOS有源区200N上形成低压NMOS晶体管(阱区和阈值电压修正区的的导电类型相反，可降低所形成的晶体管的阈值电压)。
接着参考图11c所示，采用与第一步骤和第二步骤类似的方法，在PMOS有源区200P的半导体衬底10中形成一N型阱区N‐well，以及一N型阈值电压修正区230n’，即，本实施例中，可在PMOS有源区200P上形成高压PMOS晶体管(阱区和阈值电压修正区的的导电类型相同，可提高所形成的晶体管的阈值电压)。
需说明的是，所述阱区和所述阈值电压修正区的形成过程可以和第一导电层的掺杂过程相结合，从而可节省部分光刻过程，以节省制备步骤和简化工艺流程。例如，结合图10d和图11c所示，在形成掩膜层二414，以对PMOS有源区200P的第一导电层执行离子注入工艺后，还可直接执行第三离子注入工艺和第四离子注入工艺，以在PMOS有源区200P的半导体衬底中依次形成N型阱区N‐well和N型阈值电压修正区230n’。
较佳的，在形成所述阱区和阈值电压修正区之后，还可执行一热退火工艺，通过所述热退火工艺对掺杂离子进行激活并使掺杂离子发生扩散，从而可形成离子分布更为均匀的阱区和阈值电压修正区。所述热退火工艺的温度例如为900℃‐1100℃。此时，所述掺杂区114中的掺杂离子也同样会发生扩散，构成离子以均匀的浓度梯度分布的源区/漏区S/D。
在形成掺杂的第一导电材料层410之后，接着在所述第一导电材料层410上依次形成第二导电材料层420和绝缘材料层430，形成如图12所示的结构。所述绝缘材料层430的材料的电阻率优选为2×1011Ω～1×1025Ω，以使其具有较好的电绝缘效果，例如是氧化硅层或氮化硅层等。
接着，执行步骤S320，具体参考图13c所示，在所述绝缘材料层430上形成一图形化的掩膜层500，所述掩膜层500同时定义出位线接触的图形和外围晶体管闸极结构的图形。本实施例中，所述掩膜层500的形成方法可参考图13a‐13c所示。
第一步骤，具体参考图13a所示，在所述绝缘材料层430上形成一硬式薄膜510和一遮蔽层521，所述遮蔽层521覆盖所述硬式薄膜510。其中，所述硬式薄膜510的模式硬度大于5。采用具有较大硬度的硬式薄膜510，可确保所形成的掩膜层500在刻蚀过程中能够保持较好的形貌，如此一来，即可将掩膜层500的图形更为精确的复制到绝缘材料层430、第二导电材料层420和第一导电材料层410上。进一步的，所述硬式薄膜510的硬度优选为5～10，其例如可以为碳化硅薄膜或碳薄膜等。所述遮蔽层521可以采用绝缘材料形成，其材料电阻率优选为2×1011Ω～1×1025Ω，具体的，所述遮蔽层521例如为氧化硅、氧化氮或及其组合等。
第二步骤，继续参考图13a所示，对所述遮蔽层521执行光刻工艺，以在所述遮蔽层521上形成一图形化的光刻胶530，所述光刻胶530同时定义出所述位线接触的图形和所述外围闸极电极层的图形。本实施例中，在所述硬式薄膜510上形成一遮蔽层521，所述遮蔽层521可用于隔离硬式薄膜510和光刻胶530，从而在采用光刻胶530作为掩膜进行蚀刻工艺时，有效避免在硬式薄膜510上附着一有机膜。尤其是，当所采用的硬式薄膜510为碳化硅薄膜或碳薄膜时，所述遮蔽层521的效果尤为明显。
第三步骤，继续参考图13a所示，以所述光刻胶530为掩膜刻蚀部分厚度的所述遮蔽层521，以在所述遮蔽层521的上表面上形成与所述光刻胶530对应的图形。
第四步骤，具体参考图13b所示，去除所述光刻胶530后，继续刻蚀上表面上形成有图形的遮蔽层521，以形成图形化的遮蔽层522，并暴露出所述硬式薄膜510，所述图形化的遮蔽层522定义出所述位线接触的图形和外围闸极电极层的图形。
在第三步骤和第四步骤中，仅需刻蚀部分遮蔽层以形成相应的图形即可，而不使硬式薄膜510暴露出；在去除光刻胶后再形成图形化的遮蔽层522，并暴露出硬式薄膜510。从而，可确保在蚀刻遮蔽层以暴露出硬式薄膜510时，能够避免光刻胶530对硬式薄膜510造成影响。
第五步骤，具体参考图13c所示，以所述图形化的遮蔽层522为掩膜刻蚀所述硬式薄膜510，形成图形化的硬式薄膜511并暴露出所述绝缘材料层430，所述图形化的遮蔽层522和所述图形化的硬式薄膜511构成所述图形化的掩膜层500。包含图形化的硬式薄膜511的图形化的掩膜层500具有较好的硬度，在刻蚀过程中可避免掩膜层受到较大的损耗，从而可仅仅利用一个掩膜层，实现对绝缘材料层430、第二导电材料层420和第一导电材料层410的同时刻蚀的目的，可减少光罩的使用次数并能够简化工艺流程。
需说明的是，本实施例中是对遮蔽层进行两次蚀刻，以形成图形化的遮蔽层522的。而在其他实施例中，所述遮蔽层也可以是分别形成的两个膜层，例如第一膜层和第二膜层，从而可首先形成图形化的第一膜层，再以根据图形化的第一膜层形成图形化的第二膜层。其中，第一膜层和第二膜层的材质可以相同，也可以不相同。
接着，执行步骤S330，具体参考图9和图14所示，以掩膜层500为掩膜依次刻蚀所述绝缘材料层430、第二导电材料层420和第一导电材料层410，以同时在所述位线接触区100A的半导体衬底10上形成所述位线接触120，以及在所述外围电路有源区210上形成所述外围晶体管闸极结构220的外围闸极电极层222。即，形成于位线接触区100A上第一导电层410a、第二导电层420a和绝缘层430a构成位线接触120；形成于外围电路有源区210上的第一导电层410b、第二导电层420b和绝缘层430b构成外围晶体管的外围闸极电极层222。
除了在第二区域200的NMOS有源区和PMOS有源区上形成有外围晶体管的外围闸极电极层222之外，在第二区域200的隔离结构240的半导体衬底10上也形成有一与外围闸极电极层222结构相同的接触层250。所述接触层250包括第一导电层、第二导电层和绝缘层。
综上所述，本发明提供的存储器的形成方法中，位线接触和外围晶体管闸极结构是在同一工艺制程中形成。具体的说，在形成外围晶体管闸极结构中的外围闸极介电层时，与所述位线接触区中的掺杂区的制备过程相互结合，不仅可有效节省工艺流程并且还能够避免半导体衬底在离子注入的过程中受到损失；以及，在形成外围晶体管闸极结构中的外围闸极电极层时与所述位线接触通过同一工艺步骤形成，进一步简化工艺，节省成本。此外，由于本发明提供的存储器的形成方法中，通过同时制备所述位线接触和所述外围闸极电极层，使所形成的位线接触与掺杂区具有相同的导电类型，从而可形成具有较小漏电流的接触界面，有效改善了漏电流的现象。进一步的，所述位线接触第一导电层中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度，如此一来，即可形成一浓度梯度，当施加在存储晶体管上的电压增加时，可缓解源区/漏区S/D中由于电场的变化而衍生的漏电流。
实施例二
根据如上所述的存储器的形成方法，本发明还提供了一种存储器。所述存储器中的位线接触在与存储单元中的源区\漏区(S\D)相互接触的区域中具有与源区\漏区(S\D)相同导电类型的掺杂离子，从而可有效改善位线接触与源区\漏区(S\D)之间的漏电流的现象。
图15为本发明实施例二中的存储器的俯视图，图16为图15所示的本发明实施例二中的存储器沿AA’方向的剖面示意图，以下结合图15和图16所示，对明本发明实施例二中的存储器的结构进行详细介绍。
参考图15所示，所述存储器包括一半导体衬底10，所述半导体衬底10上具有一形成有存储单元阵列的第一区域100和一形成有外围电路的第二区域200，所述外围电路配置于所述存储单元阵列的外围。
具体结合图15和图16所示，在第一区域100上排布有多个存储有源区110，所述存储有源区110上形成有存储单元对，形成有存储单元对的存储有源区110呈阵列排布，构成存储单元阵列。本实施例中，在所述存储单元对分别为第一存储单元110a和第二存储单元110b。如图15所示，所述第一存储单元110a和第二存储单元110b沿第一方向排布，即图15所示的Y方向。
继续参考图15所示，所述存储器还包括多条平行排布的字线130，所述字线130沿着与第一方向(图15中的Y方向)相交的第二方向(图15中的X方向)延伸，用于通过所述字线130对存储单元进行选址操作。结合图16所示，本实施例中，存储单元的存储闸极结构还构成所述存储单元的字线接触(图中未示出)，并且，沿第二方向上的存储单元的字线接触相互连接进而构成所述字线130。
此外，在存储单元对之间的半导体衬底10上还形成有一位线接触120，所述位线接触120可用于引出存储单元的源区/漏区，并连接至一位线上。其中，所述位线接触的截面形状可以为条形、矩形、圆形或者椭圆形等。具体参考图16所示，所述位线接触120包括：一形成于所述半导体衬底10上的第一导电层410a，和一形成于所述第一导电层410a上的第二导电层420a。较佳的，所述第二导电层420a的材质优选为具有高电导率(低电阻率)的材质，从而形成具有低接触阻抗的位线接触。所述第二导电层420a例如可以是金属层。进一步的，在所述第二导电层420a上还形成有一绝缘层430a，所述绝缘层43a覆盖所述第二导电层420a，以避免发生相互串扰的问题。
重点参考图16所示，所述存储单元为存储晶体管，其包括一闸极结构G，所述闸极结构G包括一存储闸极介电层111和一形成于所述存储闸极介电层111上的存储闸极电极层112。所述存储闸极介电层111可以采用电阻率为2×1011Ω～1×1025Ω的材料，例如为氧化硅或氮化硅等。所述存储闸极电极层112可以采用功函数材料，其电阻率优选为2×10‐8Ω～1×102Ω，例如钨(Wu)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pa)、氧化钛(TiO)或者掺杂的多晶硅等。
进一步的，在存储单元对(第一存储单元110a和第二存储单元110b)之间的半导体衬底10中还形成有一源区/漏区S/D，所述源区/漏区S/D与位线接触120接触，即所述源区/漏区S/D与位线接触120的第一导电层410a接触。优选的，所述源区/漏区S/D的导电类型和所述第一导电层410a的导电类型相同，从而可使所述位线接触120和源区/漏区S/D形成一低漏电流的接触面。其中，第一导电层410a和源区/漏区S/D可均通过掺杂相应的离子以使其具备相同的导电类型，例如均为N型或均为P型。更优选的方案中，第一导电层410a中的离子掺杂浓度大于源区/漏区S/D中的离子掺杂浓度，与使位线接触120和源区/漏区S/D之间构成一浓度梯度，从而可进一步改善漏电流的现象。
进一步的，在所述存储闸极电极层112上还形成有一存储隔离层113，所述存储隔离层113至少覆盖所述存储闸极电极层112，以将所述存储闸极电极层112隔离开，从而可避免其受到其他导电材料的干扰。本实施例中，所述存储隔离层113覆盖所述存储闸极电极层112并延伸至半导体衬底10上，同时，覆盖在存储单元对上的两个存储隔离层113之间，形成有所述位线接触120。即，所述位线接触120通过所述两个存储隔离层113之间的存储接触窗，实现其与源区/漏区S/D的接触。此外，所述第一导电层410a可仅充填所述接触窗，其厚度和所述存储隔离层113相同；或者，所述第一导电层410a还可以从所述接触窗中进一步延伸至存储隔离层113上方，以使所述第一导电层410a与第二导电层420a之间具有更大的接触面积。
继续参考图15和图16所示，第二区域200上具有多个外围电路有源区210，所述外围电路有源区210上形成有至少一个外围晶体管。其中，多个所述外围晶体管可以是具有相同性能的晶体管，也可以是具有不同性能的晶体管(例如，NMOS晶体管或PMOS晶体管，高压晶体管或低压晶体管等)。附图16示出了两个外围晶体管，例如分别是PMOS晶体管和NMOS晶体管，其中，所述PMOS晶体管形成于PMOS有源区200P上，NMOS晶体管形成于NMOS有源区200N上。
进一步的，所述外围晶体管包括一外围晶体管闸极结构220，所述外围晶体管闸极结构220形成于外围电路有源区210的半导体衬底10上，其中，所述位线接触120和所述外围晶体管闸极结构220在同一工艺制程中形成。
重点参考图16所示，所述外围晶体管闸极结构220包括一外围闸极介电层和一外围闸极电极层222，所述外围闸极介电层形成于所述半导体衬底10上，所述外围闸极电极层222形成于所述外围闸极介电层上。其中，可通过调整所述外围闸极介电层的厚度，形成具有不同阈值电压的晶体管。具体的，当需形成高压晶体管时，则可对应设置厚度较厚的外围闸极介电层；反之，当需形成低压晶体管时，则可对应设置厚度较薄的外围闸极介电层。如图16所示，本实施例中，在PMOS有源区200P上形成高压晶体管，在NMOS有源区200P上形成低压晶体管，因此，位于PMOS有源区200P上的外围闸极介电层211p的厚度较大，位于NMOS有源区200N上的外围闸极介电层211n的厚度较小。
进一步的，外围闸极电极层222包括一第一导电层410b和一第二导电层420b。其中，外围闸极电极层222中的第一导电层410b和第二导电层420b与位线接触120中的第一导电层410a和第二导电层420a通过同一工艺制程形成。具体的说，在形成所述第一导电层410a和所述第一导电层410b的工艺过程中，其薄膜沉积工艺、光刻工艺以及蚀刻工艺可均在同一步骤中完成。与所述第一导电层类似的，形成第二导电层420a和第二导电层420b的薄膜沉积工艺、光刻工艺以及蚀刻工艺也可在同一步骤中完成。然而，应当认识到，尽管位线接触120中的第一导电层410a的制备工艺和外围闸极电极层222中的第一导电层410b的制备工艺能够相互结合，以简化制备流程，但是，在需对位线接触120或外围闸极电极层222的性能进行调整时，可进一步对相应的第一导电层执行其他的工艺步骤，例如对位线接触120中的第一导电层410a执行离子注入工艺，以使其具有与源区/漏区S/D相同的导电类型；或者，根据相应类型的外围晶体管，对外围闸极电极层222中的第一导电层410b执行离子注入工艺。
更进一步的，所述外围闸极电极层222还包括一绝缘层430b，所述绝缘层430b形成于所述第二导电层420b上。类似的，外围闸极电极层222中的绝缘层430b和位线接触120中的绝缘层430a也可以通过同一工艺制程形成。
此外，在形成有外围晶体管所对应的半导体衬底10中还形成有一阱区和一阈值电压修正区，所述阈值电压修正区位于所述阱区中并靠近晶体管的导电沟道或者与导电沟道部分重叠，其中，所述阈值电压修正区的掺杂浓度小于所述阱区的掺杂浓度，从而可通过所述阈值电压修正区可对晶体管的阈值电压进行修正或调整。即，当所述阈值电压修正区中的掺杂离子的导电类型与导电沟道的导电类型一致时，则可有效抑制其阈值电压，形成低压晶体管；当所述阈值电压修正区中的掺杂离子的导电类型与导电沟道的导电类似不一致时，则可有效提高晶体管的阈值电压，形成高压晶体管。
本实施例中，在PMOS有源区200P中形成PMOS晶体管，在其对应的半导体衬底10中形成有一N型阱区N‐well，当所述PMOS晶体管处于工作状态中时，在所述N型阱区N‐well中形成一P型导电沟道。进一步的，当需形成高压PMOS晶体管时，则可在所述N型阱区N‐well中形成N型阈值电压修正区230n。相应的，在NMOS有源区200N中形成NMOS晶体管，其对应的半导体衬底10中形成一P型阱区P‐well，当所述NMOS晶体管为低压NMOS晶体管时，则在所述P型阱区P‐well中形成N型阈值电压修正区230n’，以使所述NMOS晶体管具有较低的阈值电压。
需说明的是，本实施例中仅是示意性的示出两者具体类型的外围晶体管，其晶体管类型和性能均为示例性说明，以及，晶体管中关于外围闸极介电层和阈值电压修正区等相关参数的设定也为举例性说明，并不以此为限定，本领域技术人员可根据不同的需求调整或结合不同的参数设定。
继续参考图15和图16所示，在第一区域100中，多个存储有源区110之间通过一隔离结构140实现相互隔离。类似的，在第二区域200中，多个外围电路有源区210之间也可通过一隔离结构240进行电隔离。
实施例三
图17为本发明实施例三中的存储器的俯视图，图18为图17所示的本发明实施例三中的存储器沿B‐B’方向的剖面示意图，图19为图17所示的本发明实施例三中的存储器沿C‐C’方向的剖面示意图。结合图15‐17所示，本实施例与实施例二的区别在于，存储有源区的排布方式不同，进而构成不同的字线排布方式，形成了一种与实施例二不同的存储器有源区阵列。
具体的，参考图15所示，在实施例二所示的存储器中，在形成位线接触120后还会形成一位线(图中未示出)，沿着图15所示的Y方向上的位线接触120均连接值同一位线上，进而形成多条沿着Y方向(存储有源区110的长度方向)排布的位线。即，所述位线的延伸方向与所述存储有源区110的长度方向平行，并且所述位线通常与字线垂直或接近垂直。
接着参考图18所示，本实施例所示的存储器，在形成位线接触620后所形成的位线(图中未示出)中，沿存储有源区610长度方向上的在线接触620并不是连接至同一位线上的，而是图18所示的X’方向上的位线接触620连接至同一位线上。即，位线的延伸方向与所述存储有源区的长度方向相交，存储有源区相对于位线的延伸方向倾斜排布，其中，后续所形成的位线的延伸方向(图18所示的X方向)与字线630的延伸方向(图18所示的Y方向)也为相互垂直或接近垂直。本实施例中，存储存有源区610以相对于位线的方向倾斜排布，可选的，其倾斜角度介于17°～20°之间。通过倾斜排布的方式以有效提高单位面积的利用率，增加器件的密集度。
具体结合图17‐18所示，与实施例二类似的，存储器包括：一半导体衬底60，所述半导体衬底60上具有一形成有存储单元阵列的第一区域600和一形成有外围电路的第二区域700，所述外围电路配置于所述存储单元阵列的外围。其中，在第一区域600具有呈阵列排布的多个存储有源区610，多个所述存储有源区610之间通过隔离结构640实现电隔离，所述隔离结构640可以为浅沟槽隔离结构或者深沟槽隔离结构。在存储有源区610上形成有两个存储单元，位于同一存储有源区610上的两个存储单元沿着特定方向排布。
此外，与实施例一类似的，本实施例中的存储器也包括多条平行排布的字线630，其中，所述字线630的延伸方向与存储有源区610的长度方向相交当不垂直，即，存储有源区610也是以相对于字线630的延伸方向倾斜排布。其中，沿图18所示的Y方向上的字线接触相互连接构成所述字线630。参考图18以及图19所示的沿着字线630的平行方向上的剖面示意图，本实施例中，在字线630的延伸方向上的隔离结构640中也形成有字线接触，也就是说，存储有源区610中的存储闸极结构和隔离结构640中的字线接触相互连接以构成字线630。
进一步的，位于隔离结构640中的字线接触包括一栅介质层811和一形成于所述栅介质层811上的栅电极层812，所述栅介质层811和所述栅电极层812均形成于隔离结构640中。与实施例二类似的，存储单元为存储晶体管，所述存储晶体管包括一存储闸极结构，所述存储闸极结构的结构可以和隔离结构640中的字线接触的结构类似，即，所述存储闸极结构包括一存储闸极介电层611和一形成于所述存储闸极介电层611上的存储闸极电极层612。优选的，在所述字线接触的上方以及存储闸极结构的上方可均覆盖一绝缘层613。
参考图17和图18所述，与实施例二类似的，本实施例中，在存储单元对的两个存储单元之间形成有位线接触620，以及在外围电路有源区710中形成有外围晶体管，所述外围晶体管包括一形成于半导体衬底60上的外围晶体管闸极结构720。所述位线接触620和所述外围晶体管闸极结构720在同一工艺制程中形成。其具体实施方式可参见实施例一，此处不做赘述。
综上所述，通过采用本发明提供的存储器的制备方法所形成的存储器中，由于位线接触中的第一导电层为掺杂有离子的导电层，并且其导电类型与源区/漏区S/D的导电类型相同，从而可在位线接触和源区/漏区S/D之间形成一低漏电的接触面，有效改善了存储器的漏电流现象。
需说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种存储器的制备方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；
在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述位线接触中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度，并且所述掺杂区中的离子掺杂浓度往远离所述位线接触的方向梯度递减；
其中，所述掺杂区的形成方法包括：
执行氧化工艺，在所述半导体衬底上形成一氧化层；
执行第一离子注入工艺，在所述位线接触区的半导体衬底中形成第一导电类型的所述掺杂区；以及
在执行第一离子注入工艺后，执行热退火工艺，形成离子浓度梯度分布的掺杂区。
2.如权利要求1所述的存储器的制备方法，其特征在于，所述位线接触的形成方法包括：
在所述半导体衬底上依次形成一第一导电材料层、一第二导电材料层和一绝缘材料层，所述第二导电材料层的电阻率小于所述第一导电材料层的电阻率；
在所述绝缘材料层上形成一图形化的掩膜层，所述掩膜层定义出位线接触的图形；以及，
以所述掩膜层为掩膜依次刻蚀所述绝缘材料层、第二导电材料层和第一导电材料层，以在所述位线接触区的半导体衬底上形成所述位线接触。
3.如权利要求2所述的存储器的制备方法，其特征在于，在形成所述第一导电材料层之后，以及形成所述第二导电材料层之前，还包括：
对所述第一导电材料层执行第二离子注入工艺，以在位线接触区中形成具有第一导电类型的第一导电材料层，所述第一导电材料层中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度。
4.如权利要求1所述的存储器的制备方法，其特征在于，所述掩膜层的形成方法包括：
在所述绝缘层上形成一硬式薄膜和一遮蔽层，所述硬式薄膜的模式硬度大于5，所述遮蔽层覆盖所述硬式薄膜；
对所述遮蔽层执行光刻工艺，以在所述遮蔽层上形成一图形化的光刻胶，所述光刻胶定义出所述位线接触的图形；
以所述光刻胶为掩膜刻蚀部分所述遮蔽层，以在遮蔽层的上表面上形成与所述光刻胶对应的图形；
去除所述光刻胶后，继续刻蚀上表面上形成有图形的遮蔽层，以形成图形化的遮蔽层并暴露出所述硬式薄膜，所述图形化的遮蔽层定义出所述位线接触的图形；以及
以所述图形化的遮蔽层为掩膜刻蚀所述硬式薄膜，形成图形化的硬式薄膜并暴露出所述绝缘层，所述图形化的遮蔽层和所述图形化的硬式薄膜构成所述图形化的掩膜层。
5.一种存储器，其特征在于，包括：
半导体衬底，所述半导体衬底包括存储单元阵列区，存储单元阵列区中具有一位线接触区；
在所述位线接触区的半导体衬底中形成有一第一导电类型的掺杂区；以及
在所述位线接触区的半导体衬底上形成有一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述位线接触中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度，并且所述掺杂区中的离子掺杂浓度往远离所述位线接触的方向梯度递减；
一氧化层，形成在所述半导体衬底上；
其中，在所述位线接触区的半导体衬底中形成的所述第一导电类型的所述掺杂区经过第一离子注入工艺以及热退火工艺，以形成离子浓度梯度分布的掺杂区。
6.如权利要求5所述的存储器，其特征在于，所述存储单元阵列区包括多个阵列排布的存储单元有源区，多个所述存储单元有源区之间通过一隔离结构相互隔离，所述存储单元有源区上形成有由两个存储单元构成的存储单元对，所述位线接触形成于所述两个存储单元之间。
7.如权利要求5述的存储器，其特征在于，所述存储器还包括多条沿预定方向延伸的字线，位于所述预定方向上的存储单元的存储闸极结构相互连接构成所述字线。
8.如权利要求5述的存储器，其特征在于，所述存储器还包括多条沿预定方向延伸的字线，位于所述预定方向上的隔离结构中形成有位线接触，位于所述预定方向上的存储单元的存储闸极结构和所述位线接触相互连接构成所述字线。
9.如权利要求5～8任一项所述的存储器，其特征在于，所述位线接触包括一第一导电层、和一第二导电层，所述第一导电层中掺杂有第一导电类型的离子，所述第一导电层中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度。
10.一种存储器，其特征在于，包括：
半导体衬底，所述半导体衬底包括存储单元阵列区，存储单元阵列区中具有一位线接触区；
在所述位线接触区的半导体衬底中形成有一第一导电类型的掺杂区；以及，
在所述位线接触区的半导体衬底上形成有一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述位线接触中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度，并且所述掺杂区中的离子掺杂浓度往远离所述位线接触的方向梯度递减；
其中，所述位线接触包括一第一导电层和一第二导电层，所述第一导电层中掺杂有第一导电类型的离子，所述第一导电层中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度。
11.如权利要求10述的存储器，其特征在于，所述存储单元阵列区包括多个阵列排布的存储单元有源区，多个所述存储单元有源区之间通过一隔离结构相互隔离，所述存储单元有源区上形成有由两个存储单元构成的存储单元对，所述位线接触形成于所述两个存储单元之间。
12.如权利要求10述的存储器，其特征在于，所述存储器还包括多条沿预定方向延伸的字线，位于所述预定方向上的存储单元的存储闸极结构相互连接构成所述字线。
13.如权利要求10述的存储器，其特征在于，所述存储器还包括多条沿预定方向延伸的字线，位于所述预定方向上的隔离结构中形成有位线接触，位于所述预定方向上的存储单元的存储闸极结构和所述位线接触相互连接构成所述字线。
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