CN106897021A - 一种读写数据的方法和装置 - Google Patents
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Abstract
本发明公开了一种读写数据的方法和装置，用以在处理器的位宽与存储器的位宽不相等的场景中，提高处理器的带宽资源的利用率。本发明实施例提供的写数据的方法包括：接收处理器发送的X个写指令，其中，每个写指令携带1个待访问地址和该待访问地址对应的M个待写数据，M表示处理器的位宽；根据M和存储器的位宽N，将该X个写指令携带的X个待访问地址转换为存储器的Y个实际访问地址，其中，M≠N，当M>N时，X<Y；当M<N时，X>Y；在该Y个实际访问地址所指示的存储空间中写入该X个写指令携带的X×M个待写数据。本发明实施例涉及数据处理技术领域。
Description
技术领域
本发明涉及数据处理技术领域，尤其涉及一种读写数据的方法和装置。
背景技术
在视频图像处理的过程中，处理器需要对存储模块进行读写操作。在很多情况下，处理器的位宽和存储模块的位宽不同。其中，处理器的位宽是指处理器在一个时钟周期内能够处理(例如读/写)的数据的最大位数，存储模块的位宽是指存储模块中的一个地址所指示的存储空间能够存储的数据的最大位数。
目前，处理器对存储模块的读写过程大致如下：若处理器的位宽大于存储模块的位宽，则处理器利用一个时钟周期对一个地址所指示的存储空间进行读/写操作；若处理器的位宽小于存储模块的位宽，则处理器利用多个时钟周期对一个地址所指示的存储空间进行读/写操作。
在上述过程中，若处理器的位宽大于存储模块的位宽，则处理器在一个时钟周期内实际读/写的数据的位数小于处理器的位宽。若处理器的位宽小于存储模块的位宽，则当存储模块的位宽与处理器的位宽不是整数倍的关系时，在利用多个时钟周期对一个地址所指示的存储空间进行读/写时，在该多个时钟周期的中的至少一个时钟周期内，实际读/写的数据的位数小于处理器的位宽。然而，在一个时钟周期内实际读/写的数据的位数小于处理器的位宽，会浪费一部分带宽资源。
发明内容
本发明的实施例提供一种读写数据的方法和装置，用以在处理器的位宽与存储器的位宽不相等的场景中，提高处理器的带宽资源的利用率。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种写数据的方法，包括：
接收处理器发送的X个写指令，其中，每个所述写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示所述处理器的位宽；
根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y；
在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的X×M个待写数据。
第二方面，提供一种写数据的装置，所述装置包括：
接收单元，用于接收处理器发送的X个写指令，其中，每个所述写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示所述处理器的位宽；
转换单元，用于根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y；
写入单元，用于在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的X×M个待写数据。
上述第一方面和第二方面提供的技术方案中，通过接收处理器发送的X个写指令，然后，根据处理器的位宽M和存储器的位宽N，将该X个写指令中携带的X个待访问地址转换为Y个实际访问地址，接着，在该Y个实际访问地址所指示的存储空间中写入该X个写指令携带的X×M个待写数据。与现有技术相比，本发明实施提供的技术方案中将待访问地址转换为实际访问地址的步骤，并且利用实际访问地址进行写操作；也就是说，在本发明实施提供的技术方案中，执行一次写操作能够写入的待写数据的位数(即向一个实际访问地址中写入的待写数据的位数)与处理器发送的一个写指令中携带的待写数据的位数无关。因此，在处理器的位宽和存储器的位宽不相等的场景中，可以在每个写指令中均携带M位待写数据，从而提高处理器的带宽资源的利用率。
第三方面，提供一种读数据的方法，所述方法包括：
接收处理器发送的X个读指令，其中，每个所述读指令携带1个待访问地址，X为正整数；
根据待访问地址与实际访问地址之间的对应关系，将所述X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址；其中，当M>N时，X<Y；当M<N时，X>Y；所述M表示所述处理器的位宽，所述N表示所述存储器的位宽；Y、M和N均为正整数；
读取所述Y个实际访问地址所指示的存储空间中存储的数据，并发送给所述处理器。
第四方面，提供一种读数据的装置，所述装置包括：
接收单元，用于接收处理器发送的X个读指令，其中，每个所述读指令携带1个待访问地址，X为正整数；
转换单元，用于根据待访问地址与实际访问地址之间的对应关系，将所述X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址；其中，当M>N时，X<Y；当M<N时，X>Y；所述M表示所述处理器的位宽，所述N表示所述存储器的位宽；Y、M和N均为正整数；
读取单元，用于读取所述Y个实际访问地址所指示的存储空间中存储的数据；
发送单元，用于将所述读取单元读取的数据发送给所述处理器。
上述第三方面和第四方面提供的技术方案中，通过接收处理器发送的X个读指令，然后，根据待访问地址与实际访问地址之间的对应关系，将X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址，接着，读取该Y个实际访问地址所指示的存储空间中存储的数据，并发送给该处理器。相比现有技术，本发明实施提供的技术方案中将待访问地址转换为了实际访问地址，并且利用实际访问地址进行读操作；也就是说，执行一次读操作能够读取的数据的位数(即在一个实际访问地址中读取的数据的位数)与处理器的位宽无关。因此，在处理器的位宽和存储器的位宽不相等的场景中，可以每次均向处理器发送M(即处理器的位宽)位数据，从而提高处理器的带宽资源的利用率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种适用于本发明实施例的系统架构图；
图2为本发明实施例提供的一种写数据的方法的流程示意图；
图2a为本发明实施例提供的基于图2的方法的过程示意图；
图3为本发明实施例提供的另一种写数据的方法的流程示意图；
图4为本发明实施例提供的一种写数据的方法的过程示意图；
图5为本发明实施例提供的另一种写数据的方法的过程示意图；
图6为本发明实施例提供的另一种写数据的方法的过程示意图；
图7为本发明实施例提供的另一种写数据的方法的过程示意图；
图8为本发明实施例提供的另一种写数据的方法的过程示意图；
图9为本发明实施例提供的一种读数据的方法的流程示意图；
图10为本发明实施例提供的一种写数据的结构示意图；
图11为本发明实施例提供的一种读数据的结构示意图。
具体实施方式
本发明实施例提供的技术方案的基本原理是：通过将处理器发送的读/写指令中的待访问地址转换为实际访问地址，并利用实际访问地址对存储模块进行读/写操作，从而实现在处理器的位宽和存储器的位宽不相等的场景中，提高处理器的带宽资源的利用率。
首先，对本文中的部分术语进行解释说明，以方便本领域技术人员的理解：
1)处理器、存储模块
本发明实施例中的“处理器”可以是中央处理器(Central ProcessingUnit，CPU)、微程序控制器(Microprogrammed Control Unit，MCU)、图像处理器等。
本发明实施例中的“存储模块”可以是存储芯片等。在硬件实现上，存储模块可以包含控制器和存储器。具体实现时，存储模块中的控制器在处理器的控制下，调用并执行该存储模块中的存储器中的可读程序，从而实现对数据的读/写操作。
“处理器”和“存储模块”可以独立设置在两个设备中，也可以集成在一个设备中；当二者集成在一个设备中时，存储模块和处理器可以是集成后的设备中的功能模块。如图1所示，为处理器与存储模块的结构及其之间的连接关系的一种结构示意图。
处理器和存储模块上均设置有通信接口。二者的通信接口之间设置有连线，该连线可以包括：数据总线、地址总线和控制总线等。其中，数据总线用于传输数据，例如处理器向存储模块发送的待写数据，或存储模块向处理器发送的读取到的数据；地址总线用于传输地址信息，例如待访问地址；控制总线用于传输控制信号，例如读控制信号或写控制信号。为了描述方便，本文中将各总线统称为系统总线；将在处理器的一个时钟周期内，系统总线上传输的信息统称为指令，例如读指令或写指令。
2)待访问地址、实际访问地址
本发明实施例中的“待访问地址”是指处理器处理数据时所使用的地址，例如处理器向存储模块发送的读/写指令中包含的地址。本发明实施例中的“实际访问地址”是指存储模块处理数据时使用的地址，例如存储模块中的控制器对存储器进行读/写操作时使用的地址。
需要说明的是，现有技术中，不区分“待访问地址”和“实际访问地址”，例如，现有技术中，存储模块中的控制器直接利用读/写指令中包含的地址对存储器进行读/写操作。
3)术语“和/或”、“/”以及“多个”
本发明实施例中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。“/”表示“或”的关系。“多个”是指两个或两个以上。
本文中所提供的各方法的执行主体可以是存储模块，具体的，可以是存储模块中的控制器。下文中均以执行主体为存储模块为例进行说明。
本发明实施例提供的技术方案的主要改进点在于：对存储模块中的控制器的控制功能进行了改进。另外，在某些可选的实现方式中，也对处理器的处理功能进行了相应的改进，具体可参见下文中的描述。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行示例性描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本发明实施例中，认为：处理器需要向存储模块发送的待写数据的数量足够多，即：处理器需要发送足够多的写指令，才能携带完该足够多的待写数据，而本发明实施例中的写数据的方法是以“存储模块从开始接收写指令到接收到第X个写指令的过程中或之后，如何执行写操作”为例进行说明的。
参见图2，为本发明实施例提供的一种写数据的方法的流程示意图。图2所示的方法包括以下S101-S103：
S101：存储模块接收处理器发送的X个写指令，其中，每个写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示处理器的位宽。
具体的，存储模块接收处理器在X个时钟周期内发送的X个写指令，其中，处理器在一个时钟周期内向存储模块发送一个写指令。
S102：存储模块根据M和存储器的位宽N，将X个写指令携带的X个待访问地址转换为存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y。
可选的，根据公式X×M＝Y×N，将所述X个写指令携带的X个待访问地址转换为存储器的Y个实际访问地址。下文中的具体示例均基于该可选的实现方式进行说明。
需要说明的是，本文中的“存储器的位宽”与“存储模块的位宽”表示相同的含义，二者可以互换使用。
在S101之前，该方法还可以包括：存储模块根据处理器的位宽M和存储器的位宽N，确定X的取值；示例的，X的取值可以是M与N的公倍数除以N之后得到的值。在S102之前，该方法还可以包括：存储模块根据处理器的位宽M和存储器的位宽N，确定X个待访问地址转换成的实际访问地址的数目Y的取值，示例的，Y的取值可以是该公倍数除以M之后得到的值。可选的，该公倍数是最小公倍数。
当M>N时，一个待访问地址对应的待写数据的位数大于一个实际访问地址所指示的存储空间中能够存储的待写数据的位数，该情况下，可以将一个待访问地址转换为多个实际访问地址，如表1所示，这样，后续可以将一个待访问地址对应的待写数据写满一个或多个实际访问地址所指示的存储空间；若有剩余的待写数据，则将该剩余的待写数据写入另一个实际访问地址所指示的存储空间中。另外，还可以将多份“剩余的待写数据”对应的多个待访问地址转换为同一个实际访问地址，如表2或表2a所示，这样，后续可以将该多份“剩余的待写数据”写入同一个实际访问地址所指示的存储空间中。
例如，假设M＝20，N＝10，X＝1，Y＝2；那么，待访问地址与实际访问地址之间的转换关系表可以如表1所示：
表1
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1、2 |
又如，假设M＝15，N＝10，X＝2，Y＝3；那么，待访问地址与实际访问地址之间的转换关系表可以如表2或表2a所示：
表2
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1、3 |
| 写指令2 | 待访问地址2 | 实际访问地址2、3 |
表2a
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1、2 |
| 写指令2 | 待访问地址2 | 实际访问地址2、3 |
当M<N时，一个待访问地址对应的待写数据的位数小于一个实际访问地址所指示的存储空间中能够存储的待写数据的位数，该情况下，可以将一组待访问地址(即多个待访问)转换为一个实际访问地址，如表3所示，这样，后续可以将该组待访问地址对应的待写数据写满该实际访问地址所指示的存储空间；若有剩余的待写数据，则将该剩余的待写数据写入另一个实际访问地址所指示的存储空间中。另外，还可以将多组待访问地址中的“剩余的待写数据”所对应的多个待访问地址转换为同一个实际访问地址，如表4、表4a或表4b所示，这样，后续可以将该多份“剩余的待写数据”写入同一个实际访问地址所指示的存储空间中。
例如，假设M＝10，N＝20，X＝2，Y＝1。那么，待访问地址与实际访问地址之间的转换关系表可以如表3所示：
表3
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1 |
| 写指令2 | 待访问地址2 | 实际访问地址1 |
又如，假设M＝10，N＝15，X＝3，Y＝2。那么，待访问地址与实际访问地址之间的转换关系表可以如表4、表4a或表4b所示：
表4
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1 |
| 写指令2 | 待访问地址2 | 实际访问地址2 |
| 写指令3 | 待访问地址3 | 实际访问地址1、2 |
表4a
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1、2 |
| 写指令2 | 待访问地址2 | 实际访问地址1 |
| 写指令3 | 待访问地址3 | 实际访问地址2 |
表4b
| 写指令 | 待访问地址 | 实际访问地址 |
| 写指令1 | 待访问地址1 | 实际访问地址1 |
| 写指令2 | 待访问地址2 | 实际访问地址1、2 |
| 写指令3 | 待访问地址3 | 实际访问地址2 |
需要说明的是，上述各表均是S102的具体示例，而非对S102的限定。具体实现时，还可以有其他的实现方式，在此不再一一列举。
具体实现时，存储模块与处理器之间可以预先约定好：处理器先发送哪部分待写数据，再发送哪部分待写数据；即，预先约定好待访问地址与待写数据之间的对应关系。其具体示例可以参考下文中的各表。这样，S102可以包括：存储模块根据该存储模块的位宽N和预先约定好的规则，将X个写指令携带的X个待访问地址转换为Y个实际访问地址。示例的，存储模块可以根据预先约定好的规则决定在将X个待访问地址转换为Y个实际访问地址时，使用表2还是表2a；或者，存储模块可以根据预先约定好的规则决定在将X个待访问地址转换为Y个实际访问地址时，使用表4、表4a还是表4b。
需要说明的是，具体实现时，在执行步骤S101-S102时，存储模块可以先后在接收到了X个写指令之后，再统一将该X个写指令中携带的X个待访问地址转换为Y个实际访问地址；也可以在接收到该X个写指令中的一个或多个写指令之后，即将该一个或多个写指令携带的待访问地址转换为实际访问地址。
S103：存储模块在该Y个实际访问地址所指示的存储空间中写入该X个写指令携带的X×M个待写数据。
参见图2a，为图2所示的方法的过程示意图。
该技术方案中，存储模块将待访问地址转换为实际访问地址，并且利用实际访问地址进行写操作；也就是说，在该技术方案中，执行一次写操作能够写入的待写数据的位数(即向一个实际访问地址中写入的待写数据的位数)与处理器发送的一个写指令中携带的待写数据的位数无关。因此，与现有技术相比，在处理器的位宽和存储器的位宽不相等的场景中，可以在每个写指令中均携带M位待写数据，从而提高处理器的带宽资源的利用率。
另外，现有技术中，存储模块接收到处理器发送的一个写指令之后，会执行一次写操作，即是针对单个写指令进行响应的；在本发明实施例中，是在接收到处理器发送的X个写指令之后进行写操作的，一般地，X是大于或等于2的正整数，即是针对多个的写指令进行响应的。其中，在对多个写指令进行响应的过程中的具体实现过程可以参考下文。
结合图2所示的方法，如图3所示，为本发明实施例提供的另一种写数据的方法的流程示意图。具体的：在S102之后，该方法还可以包括：以下步骤S102a：
S102a：存储模块记录每个待访问地址与每个实际访问地址之间的对应关系。示例的，如上述表1-表4b。
该情况下，步骤S103可以包括以下步骤S103.1-S103.2：
S103.1：存储模块根据每个待访问地址与每个实际访问地址之间的对应关系，以及每个待访问地址与每个待写数据之间的对应关系，得出每个实际访问地址与每个待写数据之间的对应关系。
基于上述表1-6所示的示例，得到的每个实际访问地址与每个待写数据之间的对应关系分别对应如下表1'-表4b'：
表1'
表2'
表2a'
表3'
| 写指令 | 待写数据 | 待访问地址 | 实际访问地址 |
| 写指令1 | 1-10bit | 待访问地址1 | 实际访问地址1(对应1-10bit) |
| 写指令2 | 11-20bit | 待访问地址2 | 实际访问地址1(对应11-20bit) |
表4'
表4a'
表4b'
具体实现时，该方法还可以记录与同一实际访问地址对应的各待写数据之间的接收先后顺序，以使得后续可以按照该顺序将该各待写数据写入该实际访问地址对应的存储空间中。当然，也可以不记录同一实际访问地址对应的各待写数据之间的接收先后顺序，后续可以直接按照待写数据流中的待写数据的顺序，将该各待写数据写入该实际访问地址对应的存储空间中。其中，待写数据流是指处理器需要向存储模块中写入的待写数据构成的集合，该集合中的各待写数据之间有固定的顺序关系。在本发明实施例的一些实现方式中，处理器可以按照待写数据流中的待写数据的顺序向存储模块发送待写数据，如下述表2'、表2a'、表3'、表4b'中的任一表所示的示例，即：顺序发送1-30bit(或20bit)待写数据。在另一些实现方式中，处理器可以先对待写数据流中的待写数据的顺序进行调整，在再向存储模块发送调整顺序之后的待写数据，如下述表4'或表4b'所示的示例，即非顺序发送1-30bit待写数据。
S103.2：存储模块在每个实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据。
具体的：S103.2可以包括：在接收到携带与同一实际访问地址对应的所有待访问地址的写指令时，在该实际访问地址所指示的存储空间中写入与该实际访问地址对应的待写数据。
下面提供S103.2的几种可选的实现方式：
当M>N时，S103.2可以通过以下方式1或方式2实现：
方式1：存储模块在接收到X个写指令中的每个写指令时，执行以下步骤：a)将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址(即：该N*Int(M/N)个待写数据对应的实际访问地址)所指示的存储空间中；b)缓存该写指令携带的其他待写数据。本发明实施例对步骤a)与步骤b)的先后顺序不进行限定。
另外，在针对该X个写指令中的部分或全部指令执行完上述步骤a)-b)之后，存储模块可以根据每个实际访问地址与每个待写数据之间的对应关系，对所缓存的待写数据执行以下步骤：将对应同一实际访问地址的所有待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
基于表2'所示的示例，执行以下步骤：1)接收到写指令1时，将写指令1中携带的1-10bit待写入数据写入实际访问地址1所指示的存储空间中，然后缓存11-15bit待写入数据。2)接收到写指令2时，将写指令2中携带的16-25bit待写入数据写入实际访问地址2所指示的存储空间中，然后缓存26-30bit待写入数据。3)将所缓存的11-15bit和26-30bit待写入数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址3所指示的存储空间中。该过程的示意图如图4所示。
方式2：存储模块在接收到X个写指令中的每个写指令时，可以执行以下步骤：i)若存储器中缓存有待写数据，则将所缓存的待写数据和所接收到的写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中；ii)将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址(即该N*Int(M/N)个待写数据对应的实际访问地址)所指示的存储空间中。
若存储模块中没有缓存待写数据，则可直接执行步骤ii)。可选的，在步骤ii)之后，该方法还可以包括：iii)、若该写指令还携带其他待写数据，则缓存该其他待写数据。本发明实施例对上述i)-iii)的执行顺序不进行限定。
在一种可选的实现方式中，存储模块在接收到X个写指令中的第1个写指令时，将该写指令携带的N*Int(M/N)个待写数据写入该N*Int(M/N)个待写数据对应的Int(M/N)个实际访问地址所指示的存储空间中，然后缓存其余的待写入数据。
基于表2a'所示的示例，执行以下步骤：1)接收到写指令1时，将写指令1中携带的1-10bit待写入数据写入实际访问地址1所指示的存储空间中，然后缓存11-15bit待写入数据。2)接收到写指令2时，将所缓存的11-15bit与写指令2中携带的16-20bit待访问数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址2所指示的存储空间中，然后缓存写指令2中携带的21-30bit待访问数据。3)将所缓存的21-30bit待访问数据写入实际访问地址3所指示的存储空间中。该过程的示意图如图5所示。
当M<N时，步骤S103.2可以通过以下方式一或方式二实现：
方式一、存储模块在接收到X个写指令中的预设的X1个写指令中的每个写指令时，缓存该写指令携带的M个待写数据；接收到其余的X-X1个写指令时，根据每个实际访问地址与每个待写数据之间的对应关系，对所缓存的待写数据及该X-X1个写指令携带的待写数据执行以下步骤：将对应同一实际访问地址的所有待访问地址所对应的待写数据进行拼接，将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
“预设的X1个写指令”是按照预先约定好的规则所确定的写指令。例如，基于表4'所示的示例，预设的X1个写指令是指X(X＝3)个写指令中的前两个写指令；基于表4a'所示的示例，预设的X1个写指令是指X(X＝3)个写指令中的后两个写指令。
基于表4'所示的示例，执行以下步骤：1)接收到写指令1时，缓存写指令1中携带的1-10bit待写入数据。2)接收到写指令2时，缓存写指令2中携带的16-25bit待写入数据。3)接收到写指令3时，将缓存的1-10bit待写入数据与写指令3中携带的11-15bit待写入数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址1所指示的存储空间中；将缓存的16-25bit待写入数据与写指令3中携带的26-30bit待写入数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址2所指示的存储空间中。该过程的示意图如图6所示。
基于表4a'所示的示例，执行以下步骤：1)接收到写指令1时，缓存写指令1中携带的11-15bit和26-30bit待写入数据。2)接收到写指令2时，将写指令2中携带的1-10bit待写入数据与所缓存的11-15bit待写入数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址1所指示的存储空间中。3)接收到写指令3时，将写指令3中携带的16-25bit待写入数据与所缓存的26-30bit待写入数据进行拼接，并将拼接后得到的待写入数据写入实际访问地址2所指示的存储空间中。该过程的示意图如图7所示。
方式二、存储模块接收到X个写指令中的每个写指令时，执行以下步骤：若存储器中缓存有待写数据，则将所缓存的待写数据和该写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
可选的，该方法还可以包括：若该写指令还携带其他待写数据，则缓存该其他待写数据。
在一种可选的实现方式中，在接收到X个写指令中的第1个写指令时，缓存该写指令携带的M个待写入数据。
基于表4b'所示的示例，执行以下步骤：1)接收到写指令1时，缓存写指令1中携带的1-10bit待写入数据。2)接收到写指令2时，将所缓存的1-10bit待写入数据与写指令2中携带的11-15bit进行拼接，并将拼接后得到的待写入数据写入实际访问地址1所指示的存储空间中；然后缓存写指令2中携带的16-20bit待写入数据。3)接收到写指令3时，将所缓存的16-20bit待写入数据与写指令2中携带的21-30bit进行拼接，并将拼接后得到的待写入数据写入实际访问地址2所指示的存储空间中。该过程的示意图如图8所示。
需要说明的是，在上述任一种实现实现方式中，当所缓存的待写数据被写入存储模块的存储空间之后，就可以被删除，以节省缓存空间。
基于上文提供的写数据的方法，本发明实施例还提供了读数据的方法。本实施例中相关内容的解释可以参考上文。需要说明的是，本文中，认为：存储模块已经按照上文提供的写数据的方法存储了足够多的数据，以待处理器进行读取，即处理器需要发送足够多的读指令，才能将该足够多的数据读取完，而本发明实施例中的读数据的方法是以“存储模块接收到处理器发送的其中的X个读指令之后，如何进行读操作的过程”为例进行说明的。
参见图9，为本发明实施例提供的一种读数据的方法的流程示意图。该方法可以包括以下步骤S201-S203：
S201：存储模块接收处理器发送的X个读指令，其中，每个读指令携带1个待访问地址，X为正整数。
具体的，存储模块接收处理器在X个时钟周期内发送的X个读指令，其中，处理器在一个时钟周期内发送一个读指令。
S202：存储模块根据待访问地址与实际访问地址之间的对应关系，将该X个读指令携带的X个待访问地址转换为Y个实际访问地址；其中，M≠N，当M>N时，X<Y；当M<N时，X>Y；M表示处理器的位宽，N表示存储器的位宽；Y、M和N均为正整数。
其中，“待访问地址与实际访问地址之间的对应关系”是在处理器向存储模块中写数据时记录的。
S203：存储模块读取该Y个实际访问地址所指示的存储空间中存储的数据，并发送给处理器。
具体的：存储模块根据每个待访问地址与每个数据之间的对应关系，向处理器返回每个读指令对应的数据。可选的，对所读取到的数据进行拼接，然后利用一个时钟周期向处理器返回一个读指令对应的数据。
其中，“数据”即是上文中的“待写数据”。为了最大程度地提高处理器的带宽资源的利用率，可选的，X×M＝Y×N。下文中的具体示例均基于该可选的实现方式进行说明。
该技术方案中，存储模块将待访问地址转换为了实际访问地址，并且利用实际访问地址进行读操作；也就是说，执行一次读操作能够读取的数据的位数(即在一个实际访问地址中读取的数据的位数)与处理器的位宽无关。因此，与现有技术相比，在处理器的位宽和存储器的位宽不相等的场景中，存储模块可以每次均向处理器发送M(即处理器的位宽)位数据，这样，处理器使用较少的读指令即可读取到较多的数据，提高了处理器的带宽资源的利用率。
另外，现有技术中，存储模块接收到处理器发送的一个读指令之后，会执行一次读操作，并向处理器返回本次读操作所读取到的数据，即是针对单个读指令进行响应的；在本发明实施例中，是在接收到处理器发送的X个读指令之后进行读操作的，一般地，X是大于或等于2的正整数，即是针对多个的读指令进行响应的。其中，在对多个读指令进行响应的过程中的具体实现过程可以参考下文。
具体实现时，存储模块可以先将X个待访问地址转换为Y个实际访问地址；再依次读取该Y个实际访问地址所指示的存储空间中的数据。也可以先将X个待访问地址中的一个或多个待访问地址转换为实际访问地址之后，即读取所转换后的实际访问地址所指示的存储空间中的数据。当然，不限于此。
另外，存储模块只要读取出了一个读指令所对应的所有的数据，即可向处理器回复该读指令对应的数据；若该情况下还读取到了其他读指令对应的数据，则先进行缓存这些数据，待读取到该其他读指令对应的其他数据之后，将所缓存的这些数据与该其他数据之间进行拼接，然后向处理器回复该其他读指令对应的数据。下面通过具体的示例进行说明：
基于表2'所示的示例，在接收到携带待访问地址1的读指令1时，确定待访问地址1对应的实际访问地址，即实际访问地址1、3；然后，读取实际访问地址1对应的1-10bit数据，以及实际访问地址3对应的11-15bit、26-30bit数据；根据待访问地址与数据之间的对应关系，将1-10bit数据和11-15bit数据拼接成1-15bit数据，并向处理器回复1-15bit数据；最后，缓存26-30bit数据。在接收到接待有待访问地址2的读指令2时，确定待访问地址2对应的实际访问地址，即实际访问地址2、3；由于实际访问地址3对应的数据(即11-15bit、26-30bit数据)已经被读取，所以只读取实际访问地址2对应的16-25bit数据；然后，根据待访问地址与数据之间的对应关系，将所缓存的26-30bit数据与所读取出的16-25bit数据拼接成16-30bit数据，并向处理器回复16-30bit数据。
基于表4b'所示的示例，在接收到携带待访问地址1的读指令1时，确定待访问地址1对应的实际访问地址，即实际访问地址1；然后，读取实际访问地址1对应的1-15bit数据；根据待访问地址与数据之间的对应关系，向处理器回复1-10bit数据；最后，缓存11-15bit数据。在接收到携带待访问地址2的读指令2时，确定待访问地址2对应的实际访问地址，即实际访问地址1、2；该情况下，由于实际访问地址1对应的数据已经被读取，因此，只读取实际访问地址2对应的数据，即16-20bit和21-30bit数据；接着，根据待访问地址与数据之间的对应关系，将所缓存的11-15bit数据与所读取出的16-20bit数据拼接成11-20bit数据，并向处理器回复11-20bit数据；最后，缓存所读取到的21-30bit数据。在接收到携带待访问地址3的读指令3时，确定待访问地址3对应的实际访问地址，即实际访问地址3；该情况下，由于实际访问地址3对应的数据已经被读取，因此，只需要将所缓存的21-30bit数据回复给处理器即可。
其他示例与此类似，此处不再一一列举。
参见图10，为本发明实施例提供的一种写数据的装置的结构示意图。该装置包括：图10所示的装置1用于执行上文提供的写数据的方法，本实施例中相关内容的解释可以参考上文。图10所示的装置1包括：接收单元11，转换单元12和写入单元13。其中，接收单元11具体可以是通信接口。
接收单元11，用于接收处理器发送的X个写指令，其中，每个所述写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示所述处理器的位宽。
转换单元12，用于根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y。
写入单元13，用于在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的X×M个待写数据。
可选的，转换单元12具体用于：根据公式X×M＝Y×N，将所述X个写指令携带的X个待访问地址转换为存储器的Y个实际访问地址，其中，所述N表示所述存储器的位宽。
可选的，如图10所示，装置1还可以包括记录单元14，用于录每个所述待访问地址与每个所述实际访问地址之间的对应关系。该情况下，写入单元13具体用于：根据每个所述待访问地址与每个所述实际访问地址之间的对应关系，以及每个所述待访问地址与每个所述待写数据之间的对应关系，得出每个所述实际访问地址与每个所述待写数据之间的对应关系；在每个所述实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据。
在一种可选的实现方式中，写入单元13具体用于：当M>N时，在接收到所述X个写指令中的每个写指令时，执行以下步骤：将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址所指示的存储空间中，并缓存该写指令携带的其他待写数据；根据每个所述实际访问地址与每个所述待写数据之间的对应关系，对所缓存的待写数据执行以下步骤：将对应同一实际访问地址的所有待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
在一种可选的实现方式中，写入单元13具体用于：当M<N时，在接收到所述X个写指令中的预设的X1个写指令中的每个写指令时，缓存该写指令携带的M个待写数据；接收到其余的X-X1个写指令时，根据每个所述实际访问地址与每个所述待写数据之间的对应关系，对所缓存的待写数据以及所述X-X1个写指令携带的待写数据执行以下步骤：将对应同一实际访问地址的所有待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
在一种可选的实现方式中，写入单元13具体用于：当M>N时，在接收到所述X个写指令中的每个写指令时执行以下步骤：若所述存储器中缓存有待写数据，则将所缓存的待写数据和所接收到的写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中；将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址所指示的存储空间中。或者，当M<N时，在接收到所述X个写指令中的每个写指令时执行以下步骤：若所述存储器中缓存有待写数据，则将所缓存的待写数据和所接收到的写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
该技术方案中，将待访问地址转换为实际访问地址的，并且利用实际访问地址进行写操作；也就是说，在该技术方案中，执行一次写操作能够写入的待写数据的位数(即向一个实际访问地址中写入的待写数据的位数)与处理器发送的一个写指令中携带的待写数据的位数无关。因此，与现有技术相比，在处理器的位宽和存储器的位宽不相等的场景中，可以在每个写指令中均携带M位待写数据，从而提高处理器的带宽资源的利用率。
参见图11，为本发明实施例提供的一种读数据的装置的结构示意图。图11所示的装置2用于执行上文提供的读数据的方法，本实施例中相关内容的解释可以参考上文。图11所示的装置2包括：接收单元21，转换单元22、读取单元23和发送单元24。其中，接收单元21和/或发送单元24具体可以是通信接口。
接收单元21，用于接收处理器发送的X个读指令，其中，每个所述读指令携带1个待访问地址，X为正整数。
转换单元22，用于根据待访问地址与实际访问地址之间的对应关系，将所述X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址；其中，M≠N，当M>N时，X<Y；当M<N时，X>Y；所述M表示所述处理器的位宽，所述N表示所述存储器的位宽；Y、M和N均为正整数。
读取单元23，用于读取所述Y个实际访问地址所指示的存储空间中存储的数据。
发送单元24，用于将读取单元23读取的数据发送给所述处理器。
可选的，X×M＝Y×N。
该技术方案中，将待访问地址转换为了实际访问地址，并且利用实际访问地址进行读操作；也就是说，执行一次读操作能够读取的数据的位数(即在一个实际访问地址中读取的数据的位数)与处理器的位宽无关。因此，在处理器的位宽和存储器的位宽不相等的场景中，可以每次均向处理器发送M(即处理器的位宽)位数据，这样，处理器使用较少的读指令即可读取到较多的数据，提高了处理器的带宽资源的利用率。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种写数据的方法，其特征在于，所述方法包括：
接收处理器发送的X个写指令，其中，每个所述写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示所述处理器的位宽；
根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y；
在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的X×M个待写数据。
2.根据权利要求1所述的方法，其特征在于，根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，包括：
根据公式X×M＝Y×N，将所述X个写指令携带的X个待访问地址转换为存储器的Y个实际访问地址，其中，所述N表示所述存储器的位宽。
3.根据权利要求1或2所述的方法，其特征在于，在根据存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为Y个实际访问地址之后，所述方法还包括：
记录每个所述待访问地址与每个所述实际访问地址之间的对应关系；
所述在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的待写数据，包括：
根据每个所述待访问地址与每个所述实际访问地址之间的对应关系，以及每个所述待访问地址与每个所述待写数据之间的对应关系，得出每个所述实际访问地址与每个所述待写数据之间的对应关系；
在每个所述实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据。
4.根据权利要求3所述的方法，其特征在于，在每个所述实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据，包括：
当M>N时，在接收到所述X个写指令中的每个写指令时，执行以下步骤：将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址所指示的存储空间中，并缓存该写指令携带的其他待写数据；
根据每个所述实际访问地址与每个所述待写数据之间的对应关系，对所缓存的待写数据执行以下步骤：将对应同一实际访问地址的所有待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
5.根据权利要求3所述的方法，其特征在于，所述在每个所述实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据，包括：
当M<N时，在接收到所述X个写指令中的预设的X1个写指令中的每个写指令时，缓存该写指令携带的M个待写数据；接收到其余的X-X1个写指令时，根据每个所述实际访问地址与每个所述待写数据之间的对应关系，对所缓存的待写数据以及所述X-X1个写指令携带的待写数据执行以下步骤：将对应同一实际访问地址的所有待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
6.根据权利要求3所述的方法，其特征在于，所述在每个所述实际访问地址所指示的存储空间中写入该实际访问地址对应的待写数据，包括：
当M>N时，在接收到所述X个写指令中的每个写指令时执行以下步骤：若所述存储器中缓存有待写数据，则将所缓存的待写数据和所接收到的写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中；将所接收到的写指令携带的N*Int(M/N)个待写数据写入Int(M/N)个实际访问地址所指示的存储空间中；或者，
当M<N时，在接收到所述X个写指令中的每个写指令时执行以下步骤：若所述存储器中缓存有待写数据，则将所缓存的待写数据和所接收到的写指令携带的与所缓存的待写数据对应同一实际访问地址的待写数据进行拼接，并将拼接后的待写数据写入该实际访问地址所指示的存储空间中。
7.一种读数据的方法，其特征在于，包括：
接收处理器发送的X个读指令，其中，每个所述读指令携带1个待访问地址，X为正整数；
根据待访问地址与实际访问地址之间的对应关系，将所述X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址；其中，M≠N，当M>N时，X<Y；当M<N时，X>Y；所述M表示所述处理器的位宽，所述N表示所述存储器的位宽；Y、M和N均为正整数；
读取所述Y个实际访问地址所指示的存储空间中存储的数据，并发送给所述处理器。
8.根据权利要求7所述的方法，其特征在于，X×M＝Y×N。
9.一种写数据的装置，其特征在于，所述装置包括：
接收单元，用于接收处理器发送的X个写指令，其中，每个所述写指令携带1个待访问地址和该待访问地址对应的M个待写数据，X和M均为正整数，M表示所述处理器的位宽；
转换单元，用于根据所述M和存储器的位宽N，将所述X个写指令携带的X个待访问地址转换为所述存储器的Y个实际访问地址，其中，N和Y均为正整数；M≠N，当M>N时，X<Y；当M<N时，X>Y；
写入单元，用于在所述Y个实际访问地址所指示的存储空间中写入所述X个写指令携带的X×M个待写数据。
10.一种读数据的装置，其特征在于，所述装置包括：
接收单元，用于接收处理器发送的X个读指令，其中，每个所述读指令携带1个待访问地址，X为正整数；
转换单元，用于根据待访问地址与实际访问地址之间的对应关系，将所述X个读指令携带的X个待访问地址转换为存储器的Y个实际访问地址；其中，当M>N时，X<Y；当M<N时，X>Y；所述M表示所述处理器的位宽，所述N表示所述存储器的位宽；M≠N，Y、M和N均为正整数；
读取单元，用于读取所述Y个实际访问地址所指示的存储空间中存储的数据；
发送单元，用于将所述读取单元读取的数据发送给所述处理器。
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