CN102253896B - 写操作处理方法及网络设备 - Google Patents
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Abstract
本发明提供一种写操作处理方法及网络设备。方法包括：根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器；将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器。本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
Description
技术领域
本发明实施例涉及计算机技术领域，尤其是一种写操作处理方法及网络设备。
背景技术
随着科技的发展，对微系统中的内存要求越来越高，多级内存架构应运而生，访问频度高的数据存放在离中央处理器(Central Processing Unit，简称CPU)/微处理器(Microprocessor Unit，简称MPU)距离近的内存中，比如CPU/MPU自带的内存，访问频度低的数据存放在距离CPU/MPU远的内存中，比如挂接在总线上的同步动态随机存储器(Synchronous Dynamic RandomAccess Memory，简称SDRAM)、双倍速率(Double Data Rate，简称DDR)SDRAM等等。但是，在CPU/MPU通过总线操作对挂接在总线上的内存执行写操作时，CPU/MPU需要等待写操作完成才能执行下一个操作，效率很低。
写入缓冲器(Write Buffer)是提升对总线上挂接内存的写操作效率的方法之一。Write Buffer用于缓存CPU/MPU对内存的写操作请求，采用先入先出(First Input First Output，简称FIFO)，如图1所示。当CPU/MPU需要启动对总线上挂接内存的写操作时，先看Write Buffer是否已满，如未满则发送写操作请求进入Write Buffer，当内存反馈写操作完成时，Write Buffer释放该写操作请求；如果Write Buffer已满，则CPU/MPU必须等到Write Buffer有空间缓存时才能发送该写操作请求，进而执行下一个操作。
在实现本发明的过程中，发明人发现在现有技术中至少存在如下问题：假设图1中内存0访问效率低于内存1，内存1访问效率低于内存N，根据Write Buffer的FIFO原则，对内存N的写操作必须要等到对内存0、1的写操作完成之后才能进行，此时会出现“访问效率翻转”的问题，即原本访问效率较高的内存N的访问效率变得比内存0、1的访问效率低。
发明内容
本发明实施例提供一种写操作处理方法及网络设备，用以抑制现有技术中Write Buffer导致的访问效率翻转的问题。
一方面，本发明实施例提供了一种写操作处理方法，包括：
根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器，所述写入缓冲器组包含至少两个写入缓冲器；
将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器。
另一方面，本发明实施例提供了一种网络设备，包括：选择单元和写入缓冲器组，所述写入缓冲器组包括至少两个写入缓冲器；
所述选择单元包括：
存储器确定模块，用于根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
缓冲器确定模块，用于从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器；
发送模块，用于将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器。
上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中Write Buffer的一种应用示意图。
图2为本发明实施例提供的一种写操作处理方法实施例一的流程示意图。
图3为图2所示实施例的一种应用示意图。
图4为本发明实施例提供的一种写操作处理方法实施例二的流程示意图。
图5为图4所示实施例的一种应用示意图。
图6为本发明实施例提供的一种网络设备实施例一的结构示意图。
图7为本发明实施例提供的一种网络设备实施例二的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了对本发明实施例的方案进行清楚详细的描述，先简要介绍一下本发明实施例相关的技术。CPU/MPU通过总线操作对挂接在总线上的内存的写操作在微系统中很频繁，比如多个CPU/MPU通过一段内存完成数据交互，但是通常会遇到这样的情况：CPU/MPU并不需要等待对总线上内存的写操作完成(即数据确实写到内存中)后才能进行后续的处理，而且CPU/MPU对总线上内存的写操作在短时间内可能存在多个，前一次写操作未完成之前下一次写操作也不可启动。Write Buffer是提升对总线上挂接内存的写操作效率的方法之一。但是，在实现本发明的过程中，发明人发现：现有技术中单WriteBuffer虽然可以提升写操作的效率，但其未能考虑到现实微系统中的多级内存架构，具体来说，一个CPU/MPU只有一个Write Buffer，即无论总线上是否存在多个挂接在总线上的内存，无论CPU/MPU对哪个总线挂接内存进行写操作，均需要经过同一个Write Buffer。如图1所示，CPU对内存0、1、N依次进行写操作，则这些写操作请求依次进入Write Buffer，这样即使内存N的访问效率高于内存1、0，对内存N的写操作也需要在对内存0、1的写操作完成之后才能进行，此时会出现“访问效率翻转”的问题。
针对现有技术中单Write Buffer的缺点，本发明实施例通过将存储器按照访问效率划分，使得访问效率相差较大的存储器对应到不同的Write Buffer，可以有效抑制各存储器的访问效率翻转。
图2为本发明实施例提供的一种写操作处理方法实施例一的流程示意图。如图2所示，该方法包括：
步骤201、根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
举例来说，网络设备根据所述写操作地址确定对应的存储器，具体地，根据所述写操作地址确定要对哪个存储器进行写操作。这里的存储器通常是指挂接在总线上的内存。值得说明的是，本步骤可以由网络设备中的处理器(如CPU或MPU)执行，也可以由网络设备中独立于处理器(如CPU、MPU等)之外的其他单元或模块执行。
步骤202、从Write Buffer组中确定与所述存储器的访问效率对应的WriteBuffer；
这里的Write Buffer组包括至少两个Write Buffer。通常预先设置好存储器与Write Buffer的对应关系，使得访问效率相差较大的存储器对应到不同的Write Buffer。举例来说，若有2个Write Buffer，4个存储器，则可以将访问效率最高的两个存储器对应到一个Write Buffer，将另外两个存储器对应到另一个Write Buffer。由于存储器的访问效率主要取决于与处理器之间的距离，即存储器挂接在哪一级总线上，通常挂接在一级总线上的存储器的访问效率要高于挂接在二级总线上的存储器的访问效率，因此也可以据此划分存储器，比如将挂接在一级总线上的存储器都对应到Write Buffer1，将挂接在二级总线上的存储器都对应到Write Buffer2，将挂接在三级总线上的存储器都对应到Write Buffer3，以此类推。本实施例对此不作限定。
步骤203、将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的Write Buffer。
这里的Write Buffer可以按照现有技术中的方法对该写操作请求进行处理，比如根据FIFO原则将所述写操作请求通过总线发送给对应的存储器，本实施例对此不作限定。
图3为本实施例的一种应用示意图，如图3所示，本实施例中可以将内存0对应到Write Buffer0，内存1对应到Write Buffer1，内存N对应到WriteBuffer2，这样即使CPU对内存0、1、N依次进行写操作，则对内存0的写操作请求进入Write Buffer0，对内存1的写操作请求进入Write Buffer1，对内存N的写操作请求进入Write Buffer2，这样对内存N的写操作不需要等到对内存0、1的写操作完成之后才能进行，可以有效抑制访问效率翻转的问题。
本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
图4为本发明实施例提供的一种写操作处理方法实施例二的流程示意图。如图4所示，该方法包括：
步骤401、接收处理器发送的写操作请求；
举例来说，选择单元接收处理器发送的写操作请求。这里的选择单元位于网络设备中，可以独立于处理器(如CPU、MPU等)设置。
步骤402、根据所述写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
步骤403、从Write Buffer组中确定与所述存储器的访问效率对应的WriteBuffer；
这里的Write Buffer组包括至少两个Write Buffer，且通过总线与至少两个存储器连接，步骤403之前还可以包括：根据所述至少两个存储器的访问效率配置所述至少两个存储器中的每个与所述Write Buffer组中的一个WriteBuffer的对应关系，并保存所述对应关系；步骤403具体可以包括：根据所述对应关系确定与所述存储器对应的所述一个Write Buffer。需要说明的是，将所述至少两个存储器按照访问效率分成多少组，以及分别对应哪几个WriteBuffer可以根据系统实际情况动态调整，本实施例对此不作限定。
步骤404、将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的Write Buffer；
步骤405、所述确定的与所述存储器的访问效率对应的Write Buffer按照FIFO原则，将所述写操作请求通过总线发送给所述存储器。
应用中，若所述Write Buffer组通过一个总线接口与所述至少两个存储器连接，即Write Buffer组中的至少两个Write Buffer共用一个总线接口，则还可以通过总线仲裁根据所述至少两个Write Buffer的优先级确定将所述至少两个Write Buffer同时发出的写操作请求发送给存储器的顺序。这种场景下，步骤405具体可以包括：
所述确定的与所述存储器的访问效率对应的Write Buffer按照FIFO原则，将所述写操作请求发送给总线仲裁；
所述总线仲裁根据所述Write Buffer的优先级，将所述写操作请求通过总线发送给所述存储器。
这里Write Buffer的优先级根据所述Write Buffer对应的存储器的访问效率确定。举例来说，若Write Buffer1对应的是访问效率最高的一组存储器，则可以将Write Buffer1的优先级设置为最高，这样总线仲裁在同时接收到Write Buffer1和Write Buffer2发出的写操作请求时，先发送Write Buffer1的写操作请求，这样可以使得对访问效率高的存储器的写操作可以更早进行，进一步抑制了访问效率翻转的问题。
若所述Write Buffer组中的每个Write Buffer都通过各自的总线接口与所述至少两个存储器连接，则可以直接执行步骤405。
图5为本实施例的一种应用示意图，如图5所示，选择单元执行上述步骤401～404。
本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时接收处理器发送的写操作请求，根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer，所述Write Buffer按照FIFO原则将所述写操作请求通过总线发送给所述存储器的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
图6为本发明实施例提供的一种网络设备实施例一的结构示意图。如图6所示，该设备包括：选择单元61和Write Buffer组62，Write Buffer组62包括至少两个Write Buffer；
选择单元61包括：
存储器确定模块611，用于根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
缓冲器确定模块612，用于从Write Buffer组62中确定与所述存储器的访问效率对应的Write Buffer；
发送模块613，用于将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的Write Buffer。
应用中，本实施例中的选择单元61可以设置在处理器内，比如设置在CPU或MPU中，也可以独立于处理器设置，本实施例对此不作限定。
本实施例的具体实现参照本发明实施例提供的一种写操作处理方法实施例一。本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
图7为本发明实施例提供的一种网络设备实施例二的结构示意图。如图7所示，该设备包括：选择单元71和Write Buffer组72；
选择单元71包括：
接收模块711，用于接收处理器发送的写操作请求；
存储器确定模块712，用于根据所述写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
缓冲器确定模块713，用于从Write Buffer组72中确定与所述存储器的访问效率对应的Write Buffer；
发送模块714，用于将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的Write Buffer；
Write Buffer组72，包括至少两个Write Buffer721，Write Buffer721用于按照先入先出FIFO原则，将接收到的所述写操作请求通过总线发送给所述存储器。
进一步地，该设备还包括：
至少两个存储器73，通过总线与Write Buffer组72连接；
可选的，选择单元71还可以包括：
配置模块，用于根据所述至少两个存储器的访问效率配置所述至少两个存储器中的每个与所述Write Buffer组72中的一个Write Buffer的对应关系，并保存所述对应关系；
缓冲器确定模块713具体用于，根据所述对应关系确定与所述存储器对应的所述一个Write Buffer。
进一步地，该设备还包括：总线仲裁模块，
所述确定的与所述存储器的访问效率对应的Write Buffer具体用于，将所述写操作请求发送到所述总线仲裁模块；
所述总线仲裁模块用于，根据所述Write Buffer的优先级，将所述写操作请求通过总线发送给所述存储器。
应用中，本实施例的网络设备可以是任意具有总线挂接多个内存的架构的设备，如基站、终端等，本实施例对此不作限定。
本实施例的具体实现参照本发明实施例提供的一种写操作处理方法实施例二。本发明实施例采用了设置Write Buffer组，按照访问效率将存储器进行划分使每个存储器对应到一个Write Buffer，在进行写操作时接收处理器发送的写操作请求，根据写操作地址确定写操作请求对应的存储器，将所述写操作请求发送到所述存储器的访问效率对应的Write Buffer，所述Write Buffer按照FIFO原则将所述写操作请求通过总线发送给所述存储器的技术手段，可以有效抑制现有技术中Write Buffer导致的访问效率翻转的问题。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (6)
1.一种写操作处理方法，其特征在于，包括：
根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器，所述写入缓冲器组包含至少两个写入缓冲器；
将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器；
所述将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器之后还包括：
所述写入缓冲器按照先入先出FIFO原则，将所述写操作请求通过总线发送给所述存储器；
所述将所述写操作请求通过总线发送给所述存储器具体包括：
将所述写操作请求发送给总线仲裁；
所述总线仲裁根据所述写入缓冲器的优先级，将所述写操作请求通过总线发送给所述存储器，所述写入缓冲器的优先级根据所述写入缓冲器对应的存储器的访问效率确定。
2.根据权利要求1所述的方法，其特征在于，所述根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器之前还包括：
接收处理器发送的所述写操作请求。
3.根据权利要求1或2所述的方法，其特征在于，所述写入缓冲器组通过总线与至少两个存储器连接，所述从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器之前还包括：
根据所述至少两个存储器的访问效率配置所述至少两个存储器中的每个与所述写入缓冲器组中的一个写入缓冲器的对应关系，并保存所述对应关系；
所述确定与所述存储器的访问效率对应的写入缓冲器具体包括：
根据所述对应关系确定与所述存储器对应的所述一个写入缓冲器。
4.一种网络设备，其特征在于，包括：选择单元和写入缓冲器组，所述写入缓冲器组包括至少两个写入缓冲器；
所述选择单元包括：
存储器确定模块，用于根据写操作请求中的写操作地址，确定所述写操作请求对应的存储器；
缓冲器确定模块，用于从写入缓冲器组中确定与所述存储器的访问效率对应的写入缓冲器；
发送模块，用于将所述写操作请求发送到所述确定的与所述存储器的访问效率对应的写入缓冲器；
所述写入缓冲器用于，按照先入先出FIFO原则，将接收到的所述写操作请求通过总线发送给所述存储器；
还包括：总线仲裁模块，
所述确定的与所述存储器的访问效率对应的写入缓冲器具体用于，将所述写操作请求发送到所述总线仲裁模块；
所述总线仲裁模块用于，根据所述写入缓冲器的优先级，将所述写操作请求通过总线发送给所述存储器，所述写入缓冲器的优先级根据所述写入缓冲器对应的存储器的访问效率确定。
5.根据权利要求4所述的设备，其特征在于，还包括：
接收模块，用于接收处理器发送的所述写操作请求。
6.根据权利要求4或5所述的设备，其特征在于，还包括：
至少两个存储器，通过总线与所述写入缓冲器组连接；
所述选择单元还包括：
配置模块，用于根据所述至少两个存储器的访问效率配置所述至少两个存储器中的每个与所述写入缓冲器组中的一个写入缓冲器的对应关系，并保存所述对应关系；
所述缓冲器确定模块具体用于，根据所述对应关系确定与所述存储器对应的所述一个写入缓冲器。
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