CN104375962A - 系统芯片中cache与总线接口的统一位宽转换结构及其转换方法 - Google Patents

Abstract

系统芯片中cache与总线接口的统一位宽转换结构及其转换方法，转换结构包括处理器核以及通过片上总线与处理器核进行数据交互的多个IP核，存储器控制器IP与片外主存储器连通；处理器核包括指令流水线以及接收指令流水线操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元和位宽/地址转换单元，命中判断逻辑单元向指令流水线发送判断结果，处理器核通过cache总线接口与片上总线连接。本发明转换方法对于字节或者半字的读访问，如果发生cache缺失并且其访问空间属于可缓存区域，则位宽/地址转换单元将其转换成单字访问，然后通过总线完成访存，既不影响原有的更新策略又不失灵活性。

Description

系统芯片中cache与总线接口的统一位宽转换结构及其转换方法

技术领域

本发明涉及系统芯片中处理器核的数据处理结构及其处理方法，具体涉及一种系统芯片中cache与总线接口的统一位宽转换结构及其转换方法。

背景技术

在嵌入式系统芯片(SOC)中，处理器核负责协调各个IP核的有序工作，它们通过片上总线的方式集成在一起，从而有利于各种IP核的移植和复用，提高了系统开发的质量和速率。其中，片上总线以ARM公司推出的AHB高速总线协议较为常见。该协议定义了32位的最小总线位宽，并且规定了主机和从机之间的读写访问时序。通常情况下，处理器核对外部存储器的访问可以包括8位字节、16位半字、32位单字以及64位双字等几种不同的位宽形式。对于单字和双字访问而言，整个32位的总线数据都是有效的，可以统一处理；然而对于小于32位的字节或者半字访问，该总线上的数据格式并没有统一的规定。这样，不同的存储器控制器IP核，在执行字节或半字的读操作时，给片上总线返回的32位也不尽相同。出于提高系统性能的考虑，这种数据通常是被缓存在片上高速缓存器cache中的。直接移植不兼容的存储器控制器IP核，就可能会造成系统中cache与外部存储器数据的不一致而导致错误。根据存储器控制器IP核修改成熟的cache设计结构，会引入额外的设计和验证工作，延长SOC芯片的研制周期。可见，解决AHB总线协议空白引起的处理器核与存储器控制器之间数据格式的兼容性问题，对SOC芯片的可靠性和开发效率来说非常重要。

目前，针对处理器核的字节或者半字的读访问操作，各种存储器控制器IP核所返回的数据格式并没有得到统一，它们只是保证所需的字节或者半字数据的正确性，但整个数据的其他位取值则各不相同。具体来说，主要包括以下几种：

1)存储器控制器IP将字节或者半字访问统一都当成单字访问，并将所需字节或者半字所在的整个32位字单元读出到数据总线上；

2)存储器控制器IP能准确的读出对应字节或半字，并用固定值0或1来填充32位数据中的其他位；

3)还有一些存储器控制器IP在读出所需字节或半字的同时，将32位数据字的其它位也复制成该字节或半字。

上述三种不同的存储器控制器IP会对片上cache的更新操作产生不同影响。第一种存储器控制器IP的机制，能保证cache和主存的数据一致性，所以集成到系统中不会对cache的更新操作造成影响；但是，当访问那些无需缓存在cache中的数据区域如I/O空间时，把字节或者半字访问统一都当成32位的字访问势必会产生不必要的访问开销和延迟，这就大大降低了访问效率。对于第二种和第三种存储器控制器IP而言，它们的数据生成方式与cache的更新方式不兼容。因为存储器控制器返回的32位数据中，仅有对应字节和半字与主存一致，其他位与主存并不一致；而cache的更新是以单字为基本单位，要求该字中的32位均和主存一致。如果cache用该存储器控制器返回数据更新，会造成cache中缓存的副本和主存中的原数据不一致的情况，如果后续再次访问该地址，会导致系统执行或运算出错。为了避免数据不一致，需要在选择IP时进行充分的考虑，在选择范围受限的情况下，也可通过修改cache的更新机制解决，即在进行字节或者半字位宽的读操作发生缺失时，不进行更新操作。这种修改虽然保证了数据的一致性，但由于未能缓存系统最近刚使用过的数据，因此降低了cache的命中率，从而影响处理器核的性能。另外，这种根据不同存储器控制器IP对片上cache进行的修改，势必会带来额外的验证工作以及修改后设计版本的管理难度。

由此可见，在系统芯片中，片上cache的更新机制与存储器控制器IP不兼容的问题轻则会导致处理器核访问外部存储器的效率降低，重则会导致整个系统执行出错。如何加强处理器核对外设的兼容性，使它正确、高效的访问各种外部存储器的同时又能避免复杂的设计修改，是系统芯片设计中的一个关键问题。经检索相关文献，目前尚未发现可以很好解决该问题的方法。

发明内容

针对现有技术中存在的问题，本发明提供通过对处理器核中cache与AHB总线接口的归一化设计，使得处理器核能够与不同的存储器控制器IP完全兼容，不同的存储器控制器IP在进行字节或半字读访问时，返回的数据形式统一，在保证处理器核执行性能的同时减小SOC系统设计和集成复杂度的系统芯片中cache与总线接口的统一位宽转换结构及其转换方法。

为了实现上述目的，本发明系统芯片中cache与总线接口的统一位宽转换结构，包括处理器核以及通过片上总线与处理器核进行数据交互的多个IP核，其中存储器控制器IP与片外主存储器连通；所述的处理器核包括指令流水线以及能够接收指令流水线读/写操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元和位宽/地址转换单元，并且命中判断逻辑单元能够向指令流水线发送判断结果数据，处理器核通过cache总线接口与片上总线连接。

本发明的系统芯片中cache与总线接口的统一位宽转换方法，实现步骤如下：

步骤一，对处理器核的访存请求进行cache命中判断和访问位宽判断：如果是单字以上的读操作或者是任意位宽的写操作，则cache不必进行额外的处理，仍然按照操作本身要求的位宽形式直接进行访问；如果是字节或半字的读操作并且发生了数据缺失，则进入更新条件判断；

步骤二，判断当前访问情况是否满足cache更新的条件：如果当前访问对应的是不可缓存区域中的数据，cache不会利用此次返回的读数据进行更新，无需进行额外的处理，依然保持原位宽；如果当前的访问区域是可缓存的，需要完成访问位宽的转换控制，cache再利用此次访存操作进行更新；

步骤三，访问位宽的转换控制：将当前字节或半字的访问位宽重新转换成单字位宽后再输出给片上总线，同时将该字节或半字的地址修改为按照单字位宽对齐的字地址；

步骤四，处理器核截取所需的字节或半字数据：根据处理器核自身原始的访问位宽从返回的数据字中截取所需的字节或者半字，至此完成对片外存储器中字节或半字的读访问。

所述的步骤二中可缓存区域包括片外PROM和SRAM存储区域，不可缓存区域包括外部的I/O区域。

所述的片上总线为AHB总线。

与现有技术相比，本发明系统芯片中cache与总线接口的统一位宽转换结构具有以下有益的技术效果：通过在命中判断逻辑单元与cache及其总线接口之间设置访问位宽判断单元和位宽/地址转换单元，对于字节或者半字的读访问，如果发生cache缺失并且其访问空间属于cache可缓存区域，那么位宽/地址转换单元将其转换成单字访问，然后通过总线完成访存，如果访问空间不属于cache可缓存区域，那么位宽/地址转换单元不进行单字访问的转换，这样能很好的实现处理器核与不同存储器控制器IP的完全兼容，保证cache与主存数据的一致性，设计结构清晰，修改范围非常局部化，在不影响cache原有的更新策略的基础上又不失灵活性。

本发明系统芯片中cache与总线接口的统一位宽转换方法具有以下有益的技术效果：

(1)增强了处理器核对不同存储器控制器IP核的兼容性。各种存储器控制器IP核在与处理器核集成时，可以不用考虑该存储器控制器在进行字节或半字读操作时所返回的32位数据的生成方式，经过本发明方法转换后，最终读数据的生成方式是确定统一的。

(2)保持了较高的cache命中率。现有的设计有时为了避免cache和主存数据的不一致而禁止cache进行更新，这势必会降低cache的命中率和系统性能；本发明统一了字节或半字读操作时存储器控制器的读数据的生成方式，确保了返回的32位数据与主存对应地址数据的一致性，因此cache能够正常更新并对最近刚使用过的数据进行缓存，从而保持了较高的命中率。

(3)提高了处理器核的访存效率。本发明通过判断当前的字节或半字访问所对应的存储区域是否为cache的可缓存区域，对于cache不缓存不更新的存储区域，其访问位宽无需被转换成单字访问，从而节省了对无效字节或半字的访问开销，提高了处理器核整体的访存效率。

(4)设计修改简单且易于实施。本发明所进行的设计修改仅限于cache与总线的接口范围内，非常局部化，不会影响系统中的其它部件；当访问不是字节或半字的读操作或者不属于cache可更新的存储区域时，该系统的执行和控制方式与修改前完全一样。

(5)增加的逻辑规模非常小。本发明仅仅在cache与总线接口中增加访问位宽的判断和位宽转换的控制逻辑，它相对于整个片上系统而言不会产生额外的面积和功耗开销。

附图说明

图1本发明系统芯片的总体控制结构框图；

图2(a)存储器控制器IP无效字节填充0或1的数据路径框图；

图2(b)存储器控制器IP无效字节复制为有效字节的数据路径框图；

图2(c)存储器控制器IP按照单字进行访问的数据路径框图；

图3本发明位宽转换逻辑图；

图4本发明地址转换逻辑图；

图中：1-处理器核；2-片上总线；3-IP核；4-片外主存储器；5-访问位宽判断单元；6-位宽/地址转换单元。

具体实施方式

下面结合附图对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

参见图1，本发明系统芯片中cache与总线接口的统一位宽转换结构，包括处理器核1以及通过片上总线2与处理器核1进行数据交互的多个IP核3，其中存储器控制器IP与片外主存储器4连通；处理器核1包括指令流水线以及能够接收指令流水线读/写操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元5和位宽/地址转换单元6，并且命中判断逻辑单元能够向指令流水线发送判断结果数据，处理器核1通过cache总线接口与片上总线2连接。

典型系统芯片的总体控制结构主要分为处理器核主控单元、片上互连总线、以及各种功能IP核等层次。对于读操作而言，如果cache命中，那么处理器核直接从cache中读取数据，此时cache无需更新并且也无需通过总线访问外部存储器。然而如果cache发生缺失，处理器核就必须停下来等待，直到其访存数据正确返回。由于cache中数据更新的基本单位是32位的数据字，因此当进行大于或等于32位访问位宽的读操作时，其访问形式和cache的更新自然都以32位数据字为基准，但是当访问位宽是8位字节或16位半字时，通过存储器控制器IP所返回的32位数据字可能只有部分的字节或半字有效。为了防止因存储器控制器IP核的兼容性问题导致返回数据在更新cache时造成该数据与主存的不一致，本发明对cache进行了局部修改，增加了访问位宽判断单元5和位宽/地址转换单元6。

参见图2(a)，2(b)，2(c)，处理器核在进行8位字节读访问时，图2(a)和图2(b)使用的存储器控制器IP在读回所需字节的同时，分别将32位数据线上的其它字节位补固定值0或1、或者将无效字节都复制成有效字节。虽然处理器核最终都可以读回正确的数据字节，但是它们都会造成cache缓存的数据字与外部主存不一致，有可能导致处理器核后续执行出错。因此在应用这种IP时需要修改处理器核中cache的更新机制，避免cache的更新。图2(c)中使用的存储器控制器IP将字节访问请求一律按照单字进行访问，虽保证了cache数据的一致性，但由于它需要对无效字节也进行访问，因此极大的降低了访问外部存储器的效率。

参见图3，针对存储器控制器IP的兼容性问题而导致cache不一致或影响访存效率的这两种缺陷，本发明从系统芯片结构中的cache与AHB总线接口着手，实现字节或半字读访问的统一控制，结合AHB总线访问位宽对照表与位宽转换逻辑图能够看出，只有在当前的读访问发生数据缺失并且访问位宽是字节或半字以及所访问的地址空间属于cache可更新的存储区域时，才进行访问位宽的转换。此时转换控制信号convert为高有效，它将处理器核发出的size[2:0]＝“000”或“001”的访问位宽统一转换成hsize[2:0]＝“010”的单字访问位宽，并输出给AHB总线。当不满足转换条件时，convert信号为低，使hsize[2:0]直接来源于size[2:0]，即访问位宽不改变。

表1AHB总线访问位宽对照表

size[2:0]	访问位宽
		000	字节访问
001	半字访问
		010	单字访问
100	双字访问
		100	4字访问
101	8字访问
		110	16字访问
111	32字访问

参见图4，同样的，当转换控制信号convert为高有效时，需要将字节或半字访问的地址转换成按照单字对齐的访问地址，于是将原地址的最低两位addr[1:0]设置成“00”，而地址的高位addr[31:2]不受字节或半字访问位宽的影响，不经过地址转换逻辑。当不满足转换条件时，convert信号为低，发到总线上的haddr[31:0]直接来源于addr[31:0]，即访问地址不改变。

除了位宽size和地址addr信号以外，其它访问控制信号的逻辑设计都可完全继承下来，它们从处理器核的指令流水线中解析生成，然后经过cache加工和AHB总线的传递，最终到达存储器控制器IP，实现对外部存储器的访问。

本发明已经成功应用于多款SOC芯片的片上一级cache中，这些芯片以SPARC V8架构的处理器核为主控单元，通过AHB片上总线互连，能够同时兼容多种不同的存储器控制器IP核。在进行字节或半字的读访问操作时，不论这些IP核返回的数据格式如何，处理器核都可以获得正确的数据，并且也保证了cache的更新数据与外部主存的一致性。

本发明设计结构清晰、控制逻辑简单，通过对处理器核中cache与AHB总线接口的归一化设计，使得处理器核能够与不同的存储器控制器IP完全兼容，在保证处理器核执行性能的同时减小SOC系统设计和集成的复杂度，有利于cache命中率和处理器核访存效率的提高；同时，它所增加的逻辑规模非常小，不会对整个系统的面积和功耗产生额外的开销。

Claims (4)

1.一种系统芯片中cache与总线接口的统一位宽转换结构，其特征在于：包括处理器核(1)以及通过片上总线(2)与处理器核(1)进行数据交互的多个IP核(3)，其中存储器控制器IP与片外主存储器(4)连通；所述的处理器核(1)包括指令流水线以及能够接收指令流水线读/写操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元(5)和位宽/地址转换单元(6)，并且命中判断逻辑单元能够向指令流水线发送判断结果数据，处理器核(1)通过cache总线接口与片上总线(2)连接。

2.一种系统芯片中cache与总线接口的统一位宽转换方法，其特征在于，实现步骤如下：

步骤一，对处理器核(1)的访存请求进行cache命中判断和访问位宽判断：如果是单字以上的读操作或者是任意位宽的写操作，则cache不必进行额外的处理，仍然按照操作本身要求的位宽形式直接进行访问；如果是字节或半字的读操作并且发生了数据缺失，则进入更新条件判断；

步骤二，判断当前访问情况是否满足cache更新的条件：如果当前访问对应的是不可缓存区域中的数据，cache不会利用此次返回的读数据进行更新，无需进行额外的处理，依然保持原位宽；如果当前的访问区域是可缓存的，需要完成访问位宽的转换控制，cache再利用此次访存操作进行更新；

步骤三，访问位宽的转换控制：将当前字节或半字的访问位宽重新转换成单字位宽后再输出给片上总线(2)，同时将该字节或半字的地址修改为按照单字位宽对齐的字地址；

步骤四，处理器核(1)截取所需的字节或半字数据：根据处理器核自身原始的访问位宽从返回的数据字中截取所需的字节或者半字，至此完成对片外存储器中字节或半字的读访问。

3.根据权利要求2所述的系统芯片中cache与总线接口的统一位宽转换方法，其特征在于：所述的步骤二中可缓存区域包括片外PROM和SRAM存储区域，不可缓存区域包括外部的I/O区域。

4.根据权利要求2所述的系统芯片中cache与总线接口的统一位宽转换方法，其特征在于：所述的片上总线(2)为AHB总线。