CN106876342A - 一种双面散热半导体元件的制造方法 - Google Patents

一种双面散热半导体元件的制造方法 Download PDF

Info

Publication number
CN106876342A
CN106876342A CN201611179082.6A CN201611179082A CN106876342A CN 106876342 A CN106876342 A CN 106876342A CN 201611179082 A CN201611179082 A CN 201611179082A CN 106876342 A CN106876342 A CN 106876342A
Authority
CN
China
Prior art keywords
barrier layer
bridge framework
copper bridge
frame
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611179082.6A
Other languages
English (en)
Inventor
曹周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Great Team Backend Foundry Dongguan Co Ltd
Original Assignee
Great Team Backend Foundry Dongguan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Great Team Backend Foundry Dongguan Co Ltd filed Critical Great Team Backend Foundry Dongguan Co Ltd
Priority to CN201611179082.6A priority Critical patent/CN106876342A/zh
Publication of CN106876342A publication Critical patent/CN106876342A/zh
Priority to PCT/CN2017/093874 priority patent/WO2018113290A1/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明公开了一种双面散热半导体元件的制造方法，包括以下步骤：S1：形成具有阻挡层的叠合框架，叠合框架包括依次向上层叠的引线框架、芯片和铜桥框架，引线框架上凸设有阻挡层，阻挡层环绕铜桥框架的外侧连续设置；S2：向阻挡层和铜桥框架之间填充液态封装材料，液态封装材料的上顶面不超过铜桥框架；S3：将填充有液态封装材料的叠合框架固化。本方法使用液态封装材料填充后直接固化，不会对铜桥框架和芯片产生大的压力，避免损坏芯片，且工艺和设备均简单，降低了生产成本。

Description

一种双面散热半导体元件的制造方法
技术领域
本发明涉及半导体的技术领域，尤其涉及一种双面散热半导体元件的制造方法。
背景技术
随着半导体元件技术的发展，半导体元件一直在往高性能的方向发展，高性能的半导体元件一般都意味着高功率和大电流，也意味着其工作时产生的热量很大，散热成了必须解决的问题，否则只能牺牲其部分性能。传统的半导体元件一般只是芯片下方的引线框架外露，芯片上方的铜桥框架一般被塑封在内部，因此芯片的热量一般只是通过引线框架单面散热。双面散热半导体元件由于芯片上方的铜桥框架和芯片下方的引线框架皆外露，因此，芯片的热量可以通过铜桥框架和引线框架双面散发，其散热性能方面比传统封装半导体元件有大幅度提升，能满足高功率大电流的需求，越来越受到市场青睐。
半导体元件在被环氧树脂等材料封装前主体为叠合框架1′，如图5-图7所示，其包括依次层叠的引线框架11′(如图1和图2所示)、芯片12′和铜桥框架13′(如图3和图4所示)，叠合框架1′在注塑封装时，注塑的模具在合模时会将产品牢固地压紧，以防止塑胶从模具和产品之间漏出，传统的半导体元件的铜桥框架13′被塑胶包裹在内部，模具可以直接压在引线框架11′上，引线框架11′可以承受模具的压力，而铜桥框架13′位于型腔中，在注塑时铜桥框架13′以及铜桥框架13′下方的芯片12′只需要承受注塑压力即可，注塑压力远小于模具合模的压力，铜桥框架13′和芯片12′不会被压坏。而双面散热的半导体元件的引线框架11′和铜桥框架13′均需要外露，不能被塑封包裹，如图8所示，因此上模6′必须直接压在铜桥框架13′的外表面，下模7′直接压在引线框架11′的外表面，模具合模时对铜桥框架13′的力会直接压向芯片12′，足以将芯片12′压坏。为了避免芯片12′被压坏，双面散热半导体元件目前的制造方法一般有两种。一种方法如图9所示：在铜桥框架13′的上表面和引线框架11′的下表面均设置一层特殊的缓冲硅胶膜8′，通过严格控制注塑模具合模的位置，上模6′和下模7′分别从上侧和下侧压在两侧的缓冲硅胶膜5′上，再利用注塑模具形成普通塑封层5′，形成如图10所示的双面散热半导体元件。由于既要保证密封性能，避免注塑时塑胶进入缓冲硅胶膜8′和铜桥框架13′之间以及缓冲硅胶膜8′和引线框架11′之间，模具合模的位置必须控制非常精准，且此种缓冲硅胶膜5′的性能也要非常优异，价格昂贵，均使得制造成本很高。另一种方法如图11所示：采用传统的注塑封装时，将铜桥框架13′的上面的普通塑封层5′的厚度尽量做薄，再通过研磨轮9′将铜桥框架13′上面的普通塑封层5′研磨去除，最终形成如图12所示的双面散热半导体元件。此种方法在铜桥框架13′表面的普通塑封层5′的厚度要控制在很小的范围，且研磨精度必须特别高，既要将铜桥框架13′上的普通塑封层5′去除干净，又不能对铜桥框架13′本身造成损伤，加工难度非常大，设备的成本很高。
发明内容
本发明的目的在于提出一种双面散热半导体元件的制造方法，利用液态封装材料固化封装，不会对铜桥框架和芯片产生大的压力，避免损坏芯片，且工艺和设备均简单，降低了生产成本。
为达此目的，本发明采用以下技术方案：
一种双面散热半导体元件的制造方法，包括以下步骤：
S1：形成具有阻挡层的叠合框架，所述叠合框架包括依次向上层叠的引线框架、芯片和铜桥框架，所述引线框架上凸设有所述阻挡层，所述阻挡层环绕所述铜桥框架的外侧连续设置；
S2：向所述阻挡层和所述铜桥框架之间填充液态封装材料，所述液态封装材料的上顶面不超过所述铜桥框架；
S3：将填充有液态封装材料的叠合框架固化。
进一步的，所述阻挡层的高度比所述铜桥框架的高度低0-0.1mm。
进一步的，所述液态封装材料为液态环氧树脂或绿漆。
进一步的，所述液态封装材料通过印刷或者灌入的方式进行填充。
进一步的，所述阻挡层为塑胶，所述阻挡层通过注塑成型或涂覆的方式设置于所述引线框架。
进一步的，所述阻挡层通过3D打印设置于所述引线框架。
进一步的，所述阻挡层由金属、高聚合物材料或陶瓷经过3D打印形成。
进一步的，所述步骤S1中，形成具有阻挡层的叠合框架，具体包括：
形成叠合框架，所述叠合框架包括依次层叠的引线框架、芯片和铜桥框架，在所述引线框架上环绕所述引线框架形成所述阻挡层；或
在引线框架上环绕铜桥框架的区域设置阻挡层，再将具有阻挡层的引线框架、芯片和铜桥框架形成具有阻挡层的叠合框架。
进一步的，将引线框架、芯片和铜桥框架形成叠合框架，具体包括：
S11：在引线框架上设置芯片；S12：在芯片上设置铜桥框架；S13：回流焊；S14：焊线。
进一步的，在叠合框架的下表面设置有胶层，以防止液态封装材料下漏到引线框架下表面。
有益效果：本发明提供了一种双面散热半导体元件的制造方法，包括以下步骤：S1：形成具有阻挡层的叠合框架，所述叠合框架包括依次向上层叠的引线框架、芯片和铜桥框架，所述引线框架上凸设有所述阻挡层，所述阻挡层环绕所述铜桥框架的外侧连续设置；S2：向所述阻挡层和所述铜桥框架之间填充液态封装材料，所述液态封装材料的上顶面不超过所述铜桥框架；S3：将填充有液态封装材料的叠合框架固化。环绕铜桥框架外侧连续设置的阻挡层避免液态封装材料填充时外露，由于液态封装材料的上顶面不超过铜桥框架，固化时还会有些许内陷，因此，液态封装材料固化后铜桥框架和引线框架均可以外漏，形成具有双面散热的半导体元件。本方法使用液态封装材料填充后直接固化，不会对铜桥框架和芯片产生大的压力，避免损坏芯片，且工艺和设备均简单，降低了生产成本。
附图说明
图1是现有技术的引线框架的结构示意图。
图2是图1的A-A向剖视图。
图3是现有技术的铜桥框架的结构示意图。
图4是图3的B-B向剖视图。
图5是现有技术的叠合框架的结构示意图。
图6是图5的C-C向剖视图。
图7是图6的D处的局部放大图。
图8是现有技术的叠合框架形成双面散热半导体元件时和模具的配合示意图。
图9是现有技术的叠合框架通过缓冲硅胶膜形成双面散热半导体元件在注塑时的示意图。
图10是现有技术的叠合框架通过缓冲硅胶膜形成的双面散热半导体元件的示意图。
图11是现有技术的叠合框架通过研磨形成双面散热半导体元件在研磨时的示意图。
图12是现有技术的叠合框架通过研磨形成的双面散热半导体元件的示意图。
图13是本发明的具有阻挡层的叠合框架的结构示意图。
图14是图13的E-E向剖视图。
图15是图14的F处的局部放大图。
图16是本发明的具有阻挡层的叠合框架填充液态封装材料后的结构示意图。
图17是图16的G-G向剖视图。
图18是图17的H处的局部放大图。
图19是图18的H处的叠合框架固化后的结构示意图。
图20是本发明的双面散热半导体元件分离成单个后的正面的示意图。
图21是本发明的双面散热半导体元件的侧视图。
图22是本发明的双面散热半导体元件分离成单个后的背面的示意图。
图23是图20的J-J向剖视图。
图24是本发明的双面散热半导体元件的制造流程图。
图25是本发明的叠合框架的制造流程图。
其中：
1-叠合框架，11-引线框架，12-芯片，13-铜桥框架，2-阻挡层，3-液态封装材料，4-胶层。1′-叠合框架，11′-引线框架，12′-芯片，13′-铜桥框架，5′-普通塑封层，6′-上模，7′-下模，8′-缓冲硅胶膜，9′-研磨轮。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
本发明提供了一种双面散热半导体元件的制造方法，如图24所示，包括以下步骤：
S1：形成具有阻挡层2的叠合框架1，如图13-图15所示，叠合框架1包括依次向上层叠的引线框架11、芯片12和铜桥框架13，引线框架11上凸设有阻挡层2，阻挡层2环绕铜桥框架13的外侧连续设置。
S2：向阻挡层2和铜桥框架13之间填充液态封装材料3，液态封装材料3的上顶面不超过铜桥框架13，如图16-图18所示。
S3：将填充有液态封装材料3的叠合框架1固化，如图19所示。
本方法利用环绕铜桥框架13外侧连续设置的阻挡层2避免液态封装材料3填充时外漏，由于液态封装材料3的上顶面不超过铜桥框架13，固化时还会有些许内陷，因此，液态封装材料3固化后铜桥框架13和引线框架11均可以外露，形成具有双面散热的半导体元件。本方法使用液态封装材料3填充后直接固化，不会对铜桥框架13和芯片12产生大的压力，避免损坏芯片12，且工艺和设备均简单，降低了生产成本。
本发明的步骤S1中，形成具有阻挡层2的叠合框架1，主要是通过在引线框架上11上形成阻挡层2，具体而言，形成具有阻挡层2的叠合框架1可以是先形成叠合框架1，其中，叠合框架1包括依次层叠的引线框架11、芯片12和铜桥框架13，再在引线框架11上环绕引线框架11形成阻挡层2，即，先形成叠合框架1，再在叠合框架1的引线框架11上设置阻挡层；也可以是先在引线框架11上环绕铜桥框架13的区域设置阻挡层2，再将具有阻挡层2的引线框架11、芯片12和铜桥框架13形成具有阻挡层2的叠合框架1，即，先在引线框架11上形成阻挡层2，再利用此引线框架2形成叠合框架1。此两种方法均可以很好地形成具有阻挡层2的叠合框架1。而将引线框架11、芯片12和铜桥框架13形成叠合框架1，其具体过程如图25所示，包括：
S11：在引线框架11上设置芯片12；
S12：在芯片12上设置铜桥框架13；
S13：回流焊；
S14：焊线，形成叠合框架1。
本发明可以在叠合框架1的下表面设置胶层4，以防止液态封装材料3下漏到引线框架11下表面。胶层4可以是薄膜等，只要能防止液体封装材料3下漏即可。为了形成胶层4，可以在步骤S14后增加步骤S15：在叠合框架1的下表面设置胶层4，比如贴膜等。一般而言，固化后的半成品还需要进行电镀和分离，因此，在步骤S3后还包括：S4：将固化后的叠合框架1电镀，再分离成单颗半导体元件。
为了防止液态封装材料3的上顶面超出铜桥框架13，而溢出到铜桥框架13上，可以通过控制液态封装材料3的填充量控制，保持液态封装材料3的上顶面低于铜桥框架13；也可以将阻挡层2的高度设置成比铜桥框架13的高度低0-0.1mm，由于阻挡层2的高度最多与铜桥框架13持平，因此，当填充的液体封装材料3过多时，会从阻挡层2的一侧溢出，避免溢出到铜桥框架3的表面。阻挡层2的高度低于铜桥框架13不宜超过0.1mm，否则阻挡层2本身的高度也比较低，液体封装材料2很容易溢出，不容易使得内部空间填实。
液态封装材料3可以为液态环氧树脂或绿漆等具有流动性的液态封装材料，也可以是其他材料，只要在常温等环境下具有流动性，高温下可以固化形成封装结构即可，液态环氧树脂和绿漆均是比较好的封装材料，固化后强度比较高，且热阻比较低，成本也比较低。液态封装材料3的填充方法很多，比如通过印刷或者灌入的方式等进行填充，只要能很好的填充进去即可，相对而言，印刷的工作效率比较高。
阻挡层2的材料没有限制，只要能阻挡液态封装材料3外漏即可，阻挡层2可以为塑胶，比如常规注塑的环氧树脂材料，通过注塑成型或涂覆的方式设置于引线框架11，工艺成熟，成本比较低。阻挡层2也可以通过3D打印的方式设置于引线框架11，3D打印的方式对材料的限制更少，阻挡层2可以由金属、高聚合物材料或陶瓷等经过3D打印形成。
以上内容仅为本发明的较佳实施例，对于本领域的普通技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种双面散热半导体元件的制造方法，其特征在于，包括以下步骤：
S1：形成具有阻挡层(2)的叠合框架(1)，所述叠合框架(1)包括依次向上层叠的引线框架(11)、芯片(12)和铜桥框架(13)，所述引线框架(11)上凸设有所述阻挡层(2)，所述阻挡层(2)环绕所述铜桥框架(13)的外侧连续设置；
S2：向所述阻挡层(2)和所述铜桥框架(13)之间填充液态封装材料(3)，所述液态封装材料(3)的上顶面不超过所述铜桥框架(13)；
S3：将填充有液态封装材料(3)的叠合框架(1)固化。
2.如权利要求1所述的制造方法，其特征在于，所述阻挡层(2)的高度比所述铜桥框架(13)的高度低0-0.1mm。
3.如权利要求1或2所述的制造方法，其特征在于，所述液态封装材料(3)为液态环氧树脂或绿漆。
4.如权利要求1或2所述的制造方法，其特征在于，所述液态封装材料(3)通过印刷或者灌入的方式进行填充。
5.如权利要求1或2所述的制造方法，其特征在于，所述阻挡层(2)为塑胶，所述阻挡层(2)通过注塑成型或涂覆的方式设置于所述引线框架(11)。
6.如权利要求1或2所述的制造方法，其特征在于，所述阻挡层(2)通过3D打印设置于所述引线框架(11)。
7.如权利要求6所述的制造方法，其特征在于，所述阻挡层(2)由金属、高聚合物材料或陶瓷经过3D打印形成。
8.如权利要求1或2所述的制造方法，其特征在于，所述步骤S1中，形成具有阻挡层(2)的叠合框架(1)，具体包括：
形成叠合框架(1)，所述叠合框架(1)包括依次层叠的引线框架(11)、芯片(12)和铜桥框架(13)，在所述引线框架(11)上环绕所述引线框架(11)形成所述阻挡层(2)；或
在引线框架(11)上环绕铜桥框架(13)的区域设置阻挡层(2)，再将具有阻挡层(2)的引线框架(11)、芯片(12)和铜桥框架(13)形成具有阻挡层(2)的叠合框架(1)。
9.如权利要求8所述的制造方法，其特征在于，将引线框架(11)、芯片(12)和铜桥框架(13)形成叠合框架(1)，具体包括：
S11：在引线框架(11)上设置芯片(12)；
S12：在芯片(12)上设置铜桥框架(13)；
S13：回流焊；
S14：焊线。
10.如权利要求1或2所述的制造方法，其特征在于，在叠合框架(1)的下表面设置有胶层(4)，以防止液态封装材料(3)下漏到引线框架(11)下表面。
CN201611179082.6A 2016-12-19 2016-12-19 一种双面散热半导体元件的制造方法 Pending CN106876342A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201611179082.6A CN106876342A (zh) 2016-12-19 2016-12-19 一种双面散热半导体元件的制造方法
PCT/CN2017/093874 WO2018113290A1 (zh) 2016-12-19 2017-07-21 半导体元件以及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611179082.6A CN106876342A (zh) 2016-12-19 2016-12-19 一种双面散热半导体元件的制造方法

Publications (1)

Publication Number Publication Date
CN106876342A true CN106876342A (zh) 2017-06-20

Family

ID=59164719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611179082.6A Pending CN106876342A (zh) 2016-12-19 2016-12-19 一种双面散热半导体元件的制造方法

Country Status (2)

Country Link
CN (1) CN106876342A (zh)
WO (1) WO2018113290A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018113290A1 (zh) * 2016-12-19 2018-06-28 杰群电子科技（东莞）有限公司 半导体元件以及制造方法
CN110416093A (zh) * 2018-04-26 2019-11-05 珠海格力电器股份有限公司 一种半导体器件及其封装方法、集成半导体器件
CN112992836A (zh) * 2019-12-12 2021-06-18 珠海格力电器股份有限公司 一种铜桥双面散热的芯片及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589814B1 (en) * 1998-04-02 2003-07-08 National Semiconductor Corporation Lead frame chip scale package
US20050074922A1 (en) * 2003-10-01 2005-04-07 Lintec Corporation Process for producing resin-sealed type electronic device
CN102810488A (zh) * 2011-05-31 2012-12-05 飞思卡尔半导体公司 半导体传感器装置及其封装方法
US20150243576A1 (en) * 2014-02-26 2015-08-27 J-Devices Corporation Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567333A (zh) * 2008-04-25 2009-10-28 印像科技股份有限公司 图像感测装置及其封装方法
CN103531551A (zh) * 2013-09-26 2014-01-22 杰群电子科技（东莞）有限公司 一种半导体封装结构及其成型方法
JP2015144216A (ja) * 2014-01-31 2015-08-06 株式会社東芝 半導体装置及びその製造方法
CN106876342A (zh) * 2016-12-19 2017-06-20 杰群电子科技（东莞）有限公司 一种双面散热半导体元件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589814B1 (en) * 1998-04-02 2003-07-08 National Semiconductor Corporation Lead frame chip scale package
US20050074922A1 (en) * 2003-10-01 2005-04-07 Lintec Corporation Process for producing resin-sealed type electronic device
CN102810488A (zh) * 2011-05-31 2012-12-05 飞思卡尔半导体公司 半导体传感器装置及其封装方法
US20150243576A1 (en) * 2014-02-26 2015-08-27 J-Devices Corporation Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018113290A1 (zh) * 2016-12-19 2018-06-28 杰群电子科技（东莞）有限公司 半导体元件以及制造方法
CN110416093A (zh) * 2018-04-26 2019-11-05 珠海格力电器股份有限公司 一种半导体器件及其封装方法、集成半导体器件
CN112992836A (zh) * 2019-12-12 2021-06-18 珠海格力电器股份有限公司 一种铜桥双面散热的芯片及其制备方法
CN112992836B (zh) * 2019-12-12 2023-01-17 珠海格力电器股份有限公司 一种铜桥双面散热的芯片及其制备方法

Also Published As

Publication number Publication date
WO2018113290A1 (zh) 2018-06-28

Similar Documents

Publication Publication Date Title
KR101643451B1 (ko) 수지 밀봉 장치 및 수지 밀봉 방법
JP5824765B2 (ja) 樹脂モールド方法及び樹脂モールド装置並びに供給ハンドラ
US20090189310A1 (en) Semiconductor chip compression molding method and mold for compression molding
CN106876342A (zh) 一种双面散热半导体元件的制造方法
KR20040047596A (ko) 수지 밀봉 방법, 수지 밀봉 장치, 반도체 장치의 제조방법, 반도체 장치 및 수지 재료
US9646857B2 (en) Low pressure encapsulant for size-reduced semiconductor package
JP5065747B2 (ja) 半導体パッケージの製造方法及び製造装置
CN105489509A (zh) 应用钢网印刷技术优化点胶工艺的光学传感芯片封装方法
US20090309238A1 (en) Molded flip chip package with enhanced mold-die adhesion
TWI478251B (zh) 用於封裝半導體元件之鑄模裝置
CN106711098A (zh) Ic塑料封装结构及其制备方法
CN102862946A (zh) 塑封预模内空封装的结构
TWI689402B (zh) 樹脂成型裝置及樹脂成型品的製造方法
US20130071505A1 (en) Molding device for semiconductor chip package
CN106842480A (zh) 密封模组及其加工方法
JP2013525145A (ja) 封止材成形方法
CN204243026U (zh) 一种高导热daf膜封装件
CN202241834U (zh) 一种低充高保ic塑封模具
JP3061121B2 (ja) 半導体装置およびその製造方法
JP4500435B2 (ja) 半導体集合基板樹脂封止体、その製造方法及び製造装置
TWI402922B (zh) 半導體晶片之模封方法
JP6468455B1 (ja) 樹脂封止金型及び樹脂封止方法
JP3092568B2 (ja) 樹脂封止型半導体装置製造金型
TWI837581B (zh) 樹脂成型品的製造方法、成型模和樹脂成型裝置
CN102347248B (zh) 一种低充高保ic塑封工艺方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170620