CN106876281B - 一种薄膜晶体管及其制备方法、阵列基板 - Google Patents
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- CN106876281B CN106876281B CN201710289222.3A CN201710289222A CN106876281B CN 106876281 B CN106876281 B CN 106876281B CN 201710289222 A CN201710289222 A CN 201710289222A CN 106876281 B CN106876281 B CN 106876281B
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- 239000000758 substrate Substances 0.000 title claims abstract description 73
- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 115
- 229910052751 metal Inorganic materials 0.000 claims abstract description 115
- 238000000034 method Methods 0.000 claims abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 67
- 239000010408 film Substances 0.000 claims description 132
- 229920002120 photoresistant polymer Polymers 0.000 claims description 105
- 239000000463 material Substances 0.000 claims description 36
- 239000010949 copper Substances 0.000 claims description 29
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 28
- 229910052802 copper Inorganic materials 0.000 claims description 28
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 28
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 22
- 229910052738 indium Inorganic materials 0.000 claims description 22
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 19
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910052725 zinc Inorganic materials 0.000 claims description 16
- 239000011701 zinc Substances 0.000 claims description 16
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 239000001301 oxygen Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000011787 zinc oxide Substances 0.000 claims description 11
- 235000013842 nitrous oxide Nutrition 0.000 claims description 7
- 229910001882 dioxygen Inorganic materials 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 229910003437 indium oxide Inorganic materials 0.000 claims description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 239000007788 liquid Substances 0.000 abstract description 11
- 238000001755 magnetron sputter deposition Methods 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 239000003292 glue Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板，涉及显示技术领域，可以在形成源极和漏极的过程中，避免刻蚀液对氧化物有源层的表面造成损伤，进而影响薄膜晶体管的特性和信赖稳定性。一种薄膜晶体管的制备方法，包括：在衬底上形成氧化物有源层、源极和漏极；源极和漏极均包括第一透明导电层，第一透明导电层覆盖氧化物有源层；源极还包括位于第一透明导电层远离衬底一侧的第一金属层、第二透明导电层；第二透明导电层覆盖第一金属层；漏极还包括位于第一透明导电层远离衬底一侧的第二金属层、第三透明导电层；第三透明导电层覆盖第二金属层；其中，第一透明导电层位于源极和漏极之间的部分的导电性小于等于氧化物有源层的导电性。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板。
背景技术
薄膜晶体管(Thin Film Transistor，简称TFT)根据制备工艺的不同，可以分为背沟道刻蚀(Back Channel Etch，简称BCE)型和刻蚀阻挡(Etch Stop Layer，简称ESL)型等。其中，BCE型的TFT因其工艺流程简单，而被广泛应用。
ESL型与BCE型TFT的区别在于：ESL型TFT的氧化物有源层与源漏间还包括刻蚀阻挡层。在ESL型TFT的制备工艺中，由于刻蚀阻挡层的存在，采用湿法刻蚀对源极和漏极进行刻蚀时，刻蚀液不会直接接触氧化物有源层，因此，氧化物有源层表面不会被腐蚀损伤。然而，如图1所示，在BCE型TFT的制备工艺中，采用湿法刻蚀对源极14和漏极15进行刻蚀时，由于刻蚀液直接接触氧化物有源层13，导致氧化物有源层13中与刻蚀液直接接触的部分被腐蚀损伤，例如：与刻蚀液直接接触的氧化物有源层13的表面凹凸不平、失氧、以及被杂质元素污染等，使与刻蚀液直接接触的氧化物有源层13的表面产生大量缺陷态，从而影响TFT的特性和信赖稳定性。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板，在形成源极和漏极的过程中，避免刻蚀液对氧化物有源层的表面造成损伤，进而影响薄膜晶体管的特性和信赖稳定性。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种薄膜晶体管的制备方法，包括：在衬底上形成氧化物有源层、源极和漏极；所述源极和所述漏极均包括第一透明导电层，所述第一透明导电层覆盖所述氧化物有源层。
所述源极还包括位于所述第一透明导电层远离所述衬底一侧的第一金属层、第二透明导电层；所述第二透明导电层覆盖所述第一金属层；所述漏极还包括位于所述第一透明导电层远离所述衬底一侧的第二金属层、第三透明导电层；所述第三透明导电层覆盖所述第二金属层。
其中，所述第一透明导电层位于所述源极和所述漏极之间的部分的导电性小于等于所述氧化物有源层的导电性。
可选的，形成氧化物有源层、源极和漏极，包括：
在所述衬底上，依次形成氧化物半导体薄膜、第一透明导电薄膜、金属薄膜、以及第二透明导电薄膜，并在所述第二透明导电薄膜上方形成光刻胶；利用半色调掩模板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分；所述光刻胶完全保留部分与所述源极和所述漏极对应，所述光刻胶半保留部分与所述源极和所述漏极之间的区域对应，所述光刻胶完全去除部分与其他区域对应。
采用刻蚀工艺，对与所述光刻胶完全去除部分对应的所述第二透明导电薄膜、所述金属薄膜、所述第一透明导电薄膜、以及所述氧化物半导体薄膜进行刻蚀，形成所述氧化物有源层；并采用灰化工艺去除所述光刻胶半保留部分。
采用刻蚀工艺，对露出的所述第二透明导电薄膜和所述金属薄膜进行刻蚀，形成所述第二透明导电层、所述第三透明导电层、所述第一金属层、以及所述第二金属层；对所述第一透明导电薄膜位于所述源极和所述漏极之间的区域的导电性进行处理，形成所述第一透明导电层。
可选的，形成氧化物有源层、源极和漏极，包括：
在衬底上，通过一次构图工艺形成所述氧化物有源层。
在形成有所述氧化物有源层的所述衬底上依次形成第一透明导电薄膜、金属薄膜、以及第二透明导电薄膜，并在所述第二透明导电薄膜上方形成光刻胶；利用半色调掩模板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分；所述光刻胶完全保留部分与所述源极和所述漏极对应，所述光刻胶半保留部分与所述源极和所述漏极之间的区域对应，所述光刻胶完全去除部分与其他区域对应。
采用刻蚀工艺，对与所述光刻胶完全去除部分对应的所述第二透明导电薄膜、所述金属薄膜、以及所述第一透明导电薄膜进行刻蚀；并采用灰化工艺去除所述光刻胶半保留部分。
采用刻蚀工艺，对露出的所述第二透明导电薄膜和所述金属薄膜进行刻蚀，形成所述第二透明导电层、所述第三透明导电层、所述第一金属层、以及所述第二金属层；对所述第一透明导电薄膜位于所述源极和所述漏极之间的区域的导电性进行处理，形成所述第一透明导电层。
优选的，所述第一金属层和所述第二金属层的材料均包括铜；所述第一透明导电层、所述第二透明导电层和所述第三透明导电层的材料均包括氧化铟锌；所述第一透明导电层中锌与铟的质量比范围为70：30～90：10，所述第二透明导电层和所述第三透明导电层中锌与铟的质量比为20：80～25：75。
对所述第一透明导电薄膜位于所述源极和所述漏极之间的区域的导电性进行处理，形成所述第一透明导电层，包括：
在所述第二透明导电层和所述第三透明导电层上方形成光刻胶；利用掩模板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；所述光刻胶完全去除部分与所述源极和所述漏极之间的区域对应，所述光刻胶完全保留部分与其他区域对应。
采用氧气、笑气中的至少一种，对与所述光刻胶完全去除部分对应的所述第一透明导电薄膜进行等离子体处理。
进一步优选的，采用刻蚀工艺，对露出的所述第二透明导电薄膜和所述金属薄膜和进行刻蚀，具体包括：采用铜刻蚀速率大于氧化铟锌刻蚀速率的铜刻蚀液，对露出的所述第二透明导电薄膜和所述金属薄膜进行刻蚀。
优选的，所述第一透明导电层的厚度范围为20～50nm。
第二方面，提供一种薄膜晶体管，包括衬底、依次设置于所述衬底上的氧化物有源层、源极和漏极；所述源极和所述漏极均包括第一透明导电层，所述第一透明导电层覆盖所述氧化物有源层；其中，所述第一透明导电层位于所述源极和所述漏极之间的部分的导电性小于等于所述氧化物有源层的导电性。
优选的，所述源极还包括设置于所述第一透明导电层远离所述衬底一侧的第一金属层、第二透明导电层；所述第二透明导电层覆盖所述第一金属层；所述漏极还包括设置于所述第一透明导电层远离所述衬底一侧的第二金属层、第三透明导电层；所述第三透明导电层覆盖所述第二金属层。
所述第一金属层和所述第二金属层的材料均包括铜；所述第一透明导电层、所述第二透明导电层和所述第三透明导电层的材料均包括氧化铟锌；所述第一透明导电层中锌与铟的质量比范围为70：30～90：10，且位于所述源极和所述漏极之间的部分还包括氧化铟和氧化锌；所述第二透明导电层和所述第三透明导电层中锌与铟的质量比为20：80～25：75。
优选的，所述第一透明导电层的厚度范围为20～50nm。
第三方面，提供一种阵列基板，包括权利要求第二方面所述的薄膜晶体管。
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板，通过在形成源极和漏极的过程中，保留第一透明导电层位于源极与漏极之间的部分，使第一透明导电层覆盖氧化物有源层形成，可以避免刻蚀液接触氧化物有源层，并对氧化物有源层中与刻蚀液接触的部分造成腐蚀损伤，进而避免影响薄膜晶体管的特性和信赖稳定性。在此基础上，覆盖在氧化物有源层上的第一透明导电层，还可以减轻光对氧化物有源层位于源极和漏极之间的部分的照射，进而起到防止氧化物有源层退化的作用。其中，第一透明导电层位于源极和漏极之间的部分的导电性小于等于氧化物有源层的导电性，可以避免源极和漏极通过第一透明导电层导通。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种薄膜晶体管的侧视示意图；
图2为本发明实施例提供的一种薄膜晶体管的侧视示意图；
图3为本发明实施例提供的一种制备薄膜晶体管的流程示意图一；
图4(a)为本发明实施例提供的一种制备薄膜晶体管的过程示意图一；
图4(b)为本发明实施例提供的一种制备薄膜晶体管的过程示意图二；
图4(c)为本发明实施例提供的一种制备薄膜晶体管的过程示意图三；
图4(d)为本发明实施例提供的一种制备薄膜晶体管的过程示意图四；
图5为本发明实施例提供的一种制备薄膜晶体管的流程示意图二；
图6(a)为本发明实施例提供的一种制备薄膜晶体管的流程示意图五；
图6(b)为本发明实施例提供的一种制备薄膜晶体管的流程示意图六；
图6(c)为本发明实施例提供的一种制备薄膜晶体管的流程示意图七；
图6(d)为本发明实施例提供的一种制备薄膜晶体管的流程示意图八；
图6(e)为本发明实施例提供的一种制备薄膜晶体管的流程示意图九；
图7为本发明实施例提供的一种制备薄膜晶体管的流程示意图三；
图8为本发明实施例提供的一种对第一透明导电薄膜位于源极和漏极之间的部分的导电性进行处理的流程示意图；
图9(a)为本发明实施例提供的一种对第一透明导电薄膜位于源极和漏极之间的部分的导电性进行处理的流程示意图一；
图9(b)为本发明实施例提供的一种对第一透明导电薄膜位于源极和漏极之间的部分的导电性进行处理的流程示意图二。
附图标记：
10-衬底；11-栅极；12-栅绝缘层；13-氧化物有源层；14-源极；141-第一金属层；142-第二透明导电层；15-漏极；151-第二金属层；152-第三透明导电层；145-第一透明导电层；21-氧化物半导体薄膜；22-第一透明导电薄膜；23-金属薄膜；24-第二透明导电薄膜；25-光刻胶；251-光刻胶完全保留部分；252-光刻胶半保留部分。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管的制备方法，如图2所示，包括：在衬底10上形成氧化物有源层13、源极14和漏极15；源极14和漏极15均包括第一透明导电层145，第一透明导电层145覆盖氧化物有源层13。
源极14还包括位于第一透明导电层145远离衬底10一侧的第一金属层141、第二透明导电层142；第二透明导电层142覆盖第一金属层141；漏极15还包括位于第一透明导电层145远离衬底10一侧的第二金属层151、第三透明导电层152；第三透明导电层152覆盖第二金属层151。
其中，第一透明导电层145位于源极14和漏极15之间的部分的导电性小于等于氧化物有源层13的导电性。
此处，氧化物有源层13的材料可以是氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)中的至少一种。
需要说明的是，第一，所述薄膜晶体管可以是底栅型，也可以是顶栅型。
当所述薄膜晶体管为底栅型时，所述方法还包括在衬底10靠近氧化物有源层13一侧形成栅极11、在栅极11远离衬底10一侧形成栅绝缘层12；当所述薄膜晶体管为顶栅型时，所述方法还包括在源极14和漏极15远离衬底10一侧形成栅绝缘层12、在栅绝缘层12远离衬底10一侧形成栅极11，此外，所述方法还可以包括在衬底10靠近氧化物有源层13一侧形成缓冲层。
此外，当所述薄膜晶体管为底栅型时，还可以采用等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)工艺在源极14和漏极15远离衬底10一侧沉积钝化层，用于保护源极14和漏极15。
第二，不对第一透明导电层145、第二透明导电层142、以及第三透明导电层152的材料进行限定，只要第一透明导电层145可以起到使氧化物有源层13与第一金属层141和第二金属层151间的接触电阻减小、粘附性增加的作用，第二透明导电层142和第三透明导电层152具有抗氧化性，可以保护第一金属层141和第二金属层151不被氧化即可。例如，第一透明导电层145、第二透明导电层142、以及第三透明导电层152的材料可以是氧化铟锌(IZO)、氧化铟锡(ITO)中的至少一种。其中，第一透明导电层145与第二透明导电层142和第三透明导电层152的材料可以相同，也可以不相同。
第三，不对第一金属层141和第二金属层151的材料进行限定，只要其具有良好的导电性即可。例如，第一金属层141和第二金属层151的材料可以是铜(Cu)。
本发明实施例提供一种薄膜晶体管的制备方法，通过在形成源极14和漏极15的过程中，保留第一透明导电层145位于源极14与漏极15之间的部分，使第一透明导电层145覆盖氧化物有源层13形成，可以避免刻蚀液接触氧化物有源层13，并对氧化物有源层13中与刻蚀液接触的部分造成腐蚀损伤，进而避免影响薄膜晶体管的特性和信赖稳定性。在此基础上，覆盖在氧化物有源层13上的第一透明导电层145，还可以减轻光对氧化物有源层13位于源极14和漏极15之间的部分的照射，进而起到防止氧化物有源层13退化的作用。其中，第一透明导电层145位于源极14和漏极15之间的部分的导电性小于等于氧化物有源层13的导电性，可以避免源极14和漏极15通过第一透明导电层145导通。
可选的，如图3所示，形成氧化物有源层13、源极14和漏极15，具体可通过如下步骤实现：
S11、如图4(a)所示，在衬底10上，依次形成氧化物半导体薄膜21、第一透明导电薄膜22、金属薄膜23、以及第二透明导电薄膜24，并在第二透明导电薄膜24上方形成光刻胶25。
具体的，以形成底栅型薄膜晶体管为例，可以采用磁控溅射在形成有栅极11和栅绝缘层12的衬底10上依次沉积氧化物半导体薄膜21、第一透明导电薄膜22、金属薄膜23、以及第二透明导电薄膜24。之后在第二透明导电薄膜24上涂覆一层光刻胶25。
此处，可以采用磁控溅射在衬底10上沉积栅极薄膜，再通过涂胶、曝光、显影、刻蚀、剥离等工艺形成栅极11。之后，将形成有栅极11的衬底10清洗后，还可以采用PECVD工艺在形成有栅极11的衬底10上沉积栅绝缘层12。
S12、如图4(b)所示，利用半色调掩模板对光刻胶25进行曝光，显影后形成光刻胶完全保留部分251、光刻胶半保留部分252和光刻胶完全去除部分；光刻胶完全保留部分251与源极14和漏极15对应，光刻胶半保留部分252与源极14和漏极15之间的区域对应，光刻胶完全去除部分与其他区域对应。
其中，半色调掩模板包括不透明部分、半透明部分和透明部分。光刻胶25经过曝光后，光刻胶完全保留部分251对应半色调掩模板的不透明部分，光刻胶半保留部分252对应半色调掩模板的半透明部分，光刻胶完全去除部分对应半色调掩模板的透明部分。
当然，上述所指的光刻胶25为正性胶，当光刻胶25为负性胶时，光刻胶完全保留部分251则对应半色调掩模板的透明部分，光刻胶完全去除部分则对应半色调掩模板的不透明部分，光刻胶半保留部分252依然对应半色调掩模板的半透明部分。
S13、如图4(c)所示，采用刻蚀工艺，对与光刻胶完全去除部分对应的第二透明导电薄膜24、金属薄膜23、第一透明导电薄膜22、以及氧化物半导体薄膜21进行刻蚀，形成氧化物有源层13。
具体的，针对第二透明导电薄膜24、金属薄膜23、第一透明导电薄膜22、以及氧化物半导体薄膜21材料的不同，可以采用相应的刻蚀液对光刻胶完全去除部分对应的第二透明导电薄膜24、金属薄膜23、第一透明导电薄膜22、以及氧化物半导体薄膜21进行湿法刻蚀。其中，当金属薄膜23的材料为铜、第二透明导电薄膜24的材料为氧化铟锌时，可以采用铜刻蚀液同时对金属薄膜23和第二透明导电薄膜24进行湿法刻蚀。
S14、如图4(d)所示，采用灰化工艺去除光刻胶半保留部分252。
S15、采用刻蚀工艺，对露出的第二透明导电薄膜24和金属薄膜23进行刻蚀，形成第二透明导电层142、第三透明导电层152、第一金属层141、以及第二金属层151(参考图2)。
S16、对第一透明导电薄膜22位于源极14和漏极15之间的区域的导电性进行处理，形成第一透明导电层145。
此处，对第一透明导电薄膜22位于源极14和漏极15之间的区域的导电性进行处理，处理后所形成的第一透明导电层145位于源极14和漏极15之间的部分，其导电性小于等于所述氧化物有源层13的导电性。
在此基础上，还可通过剥离工艺，去除光刻胶25，以方便后续对第一透明导电薄膜22位于源极14和漏极15之间的部分的导电性进行处理。
需要说明的是，在形成所述薄膜晶体管之前，可先对衬底10进行清洗。
本发明实施例中，通过一次构图工艺形成氧化物有源层13、源极14和漏极15，具有简化工艺步骤的效果，可以降低工艺成本。
可选的，如图5所示，形成氧化物有源层13、源极14和漏极15，具体可通过如下步骤实现：
S21、如图6(a)所示，在衬底10上，通过一次构图工艺形成氧化物有源层13。
具体的，以底栅型薄膜晶体管为例，可以采用磁控溅射在形成有栅极11和栅绝缘层12的衬底10上沉积氧化物半导体薄膜21，再通过涂胶、曝光、显影、刻蚀、剥离等工艺，形成氧化物有源层13。
此处，可以采用磁控溅射在衬底10上沉积栅极薄膜，再通过涂胶、曝光、显影、刻蚀、剥离等工艺形成栅极11。之后，将形成有栅极11的衬底10清洗后，还可以采用PECVD工艺在形成有栅极11的衬底10上沉积栅绝缘层12。
S22、如图6(b)所示，在形成有氧化物有源层13的衬底10上依次形成第一透明导电薄膜22、金属薄膜23、以及第二透明导电薄膜24，并在第二透明导电薄膜24上方形成光刻胶25。
具体的，可以采用磁控溅射在形成有氧化物有源层13的衬底10上依次沉积第一透明导电薄膜22、金属薄膜23、以及第二透明导电薄膜24。之后在第二透明导电薄膜24上涂覆一层光刻胶25。
S23、如图6(c)所示，利用半色调掩模板对光刻胶25进行曝光，显影后形成光刻胶完全保留部分251、光刻胶半保留部分252和光刻胶完全去除部分；光刻胶完全保留部分251与源极14和漏极15对应，光刻胶半保留部分252与源极14和漏极15之间的区域对应，光刻胶完全去除部分与其他区域对应。
其中，半色调掩模板包括不透明部分、半透明部分和透明部分。光刻胶25经过曝光后，光刻胶完全保留部分251对应半色调掩模板的不透明部分，光刻胶半保留部分252对应半色调掩模板的半透明部分，光刻胶完全去除部分对应半色调掩模板的透明部分。
当然，上述所指的光刻胶25为正性胶，当光刻胶25为负性胶时，光刻胶完全保留部分251则对应半色调掩模板的透明部分，光刻胶完全去除部分则对应半色调掩模板的不透明部分，光刻胶半保留部分252依然对应半色调掩模板的半透明部分。
S24、如图6(d)所示，采用刻蚀工艺，对与光刻胶完全去除部分对应的第二透明导电薄膜24、金属薄膜23、以及第一透明导电薄膜22进行刻蚀。
具体的，针对第二透明导电薄膜24、金属薄膜23、以及第一透明导电薄膜22材料的不同，可以采用相应的刻蚀液对光刻胶完全去除部分对应的第二透明导电薄膜24、金属薄膜23、以及第一透明导电薄膜22进行湿法刻蚀。其中，当金属薄膜23的材料为铜、第二透明导电薄膜24的材料为氧化铟锌时，可以采用铜刻蚀液同时对金属薄膜23和第二透明导电薄膜24进行湿法刻蚀。
S25、如图6(e)所示，采用灰化工艺去除光刻胶半保留部分252。
S26、采用刻蚀工艺，对露出的第二透明导电薄膜24和金属薄膜23进行刻蚀，形成第二透明导电层142、第三透明导电层152、第一金属层141、以及第二金属层151(参考图2)。
S27、对第一透明导电薄膜22位于源极14和漏极15之间的区域的导电性进行处理，形成第一透明导电层145。
此处，对第一透明导电薄膜22位于源极14和漏极15之间的区域的导电性进行处理，处理后所形成的第一透明导电层145位于源极14和漏极15之间的部分，其导电性小于等于所述氧化物有源层13的导电性。
在此基础上，还可通过剥离工艺，去除光刻胶25，以方便后续对第一透明导电薄膜22位于源极14和漏极15之间的部分的导电性进行处理。
本发明实施例中，先通过一次构图工艺形成氧化物有源层13，再通过一次构图工艺形成源极14和漏极15，具有制备工艺简单的优点。
此外，如图7所示，形成氧化物有源层13、源极14和漏极15，还可以通过如下步骤实现：
S31、在衬底10上，通过一次构图工艺形成氧化物有源层13和待进行导电性处理的第一透明导电层145。
具体的，以底栅型薄膜晶体管为例，可以采用磁控溅射在形成有栅极11和栅绝缘层12的衬底10上，依次沉积氧化物半导体薄膜21和第一透明导电薄膜22，再通过涂胶、曝光、显影、刻蚀、剥离等工艺，形成氧化物有源层13和待进行导电性处理的第一透明导电层145。
此处，可以采用磁控溅射在衬底10上沉积栅极薄膜，再通过涂胶、曝光、显影、刻蚀、剥离等工艺形成栅极11。之后，将形成有栅极11的衬底10清洗后，还可以采用PECVD在形成有栅极11的衬底10上沉积栅绝缘层12。
S32、在形成有氧化物有源层13和待进行导电性处理的第一透明导电层145的衬底10上，通过一次构图工艺形成第二透明导电层142、第三透明导电层152、第一金属层141、以及第二金属层151。
具体的，可以采用磁控溅射在形成有氧化物有源层13和待进行导电性处理的第一透明导电层145的衬底10上，依次沉积金属薄膜23和第二透明导电薄膜24，再通过涂胶、曝光、显影、刻蚀、剥离等工艺，形成第二透明导电层142、第三透明导电层152、第一金属层141、以及第二金属层151。
S33、对待进行导电性处理的第一透明导电层145位于源极14和漏极15之间的区域的导电性进行处理，形成第一透明导电层145。
此处，对待进行导电性处理的第一透明导电层145位于源极14和漏极15之间的区域的导电性进行处理，处理后所形成的第一透明导电层145位于源极14和漏极15之间的部分，其导电性小于等于所述氧化物有源层13的导电性。
当然，还可以通过其他方式形成氧化物有源层13、源极14和漏极15，在此不做限定。
优选的，第一金属层141和第二金属层151的材料均包括铜；第一透明导电层145、第二透明导电层142和第三透明导电层152的材料均包括氧化铟锌；第一透明导电层145中锌与铟的质量比范围为70：30～90：10，第二透明导电层142和第三透明导电层152中锌与铟的质量比为20：80～25：75。
如图8所示，对第一透明导电薄膜22位于源极14和漏极15之间的区域的导电性进行处理，形成第一透明导电层145，具体可通过如下步骤实现：
S100、如图9(a)所示，在第二透明导电层142和第三透明导电层152上方形成光刻胶25。
S200、如图9(b)所示，利用掩模板对光刻胶25进行曝光，显影后形成光刻胶完全保留部分251和光刻胶完全去除部分；光刻胶完全去除部分与源极14和漏极15之间的区域对应，光刻胶完全保留部分251与其他区域对应。
S300、采用氧气(O2)、笑气(N2O)中的至少一种，对与光刻胶完全去除部分对应的第一透明导电薄膜22进行等离子体处理。
具体的，通过调整功率、气压、氧的含量、以及等离子体处理时间，采用氧气、笑气中的至少一种，对与光刻胶完全去除部分对应的第一透明导电薄膜22进行等离子体处理，有大量氧进入氧化铟锌晶格中，与氧化铟锌发生化学反应，并生成氧化铟和氧化锌，使氧化铟锌的方块电阻提高，进而降低氧化铟锌的导电性。
示例的，氧化物有源层13的材料为氧化铟镓锌，氧化铟镓锌的方块电阻大于等于104μΩ·cm，而第一透明导电层145的材料为氧化铟锌，氧化铟锌的方块电阻大于等于102μΩ·cm，因此，采用氧气、笑气中的至少一种，对与光刻胶完全去除部分对应的第一透明导电薄膜22进行等离子体处理后，将该部分的氧化铟锌的方块电阻提高到大于等于105μΩ·cm。
在此基础上，还可通过剥离工艺，去除光刻胶25，以方便后续工艺操作。
本发明实施例中，由于铜的成本较低，采用铜作为第一金属层141和第二金属层151的材料，可以降低成本，氧化铟锌为常见的透明导电材料。当第一金属层141和第二金属层151的材料包括铜、第二透明导电层142和第三透明导电层152的材料均包括氧化铟锌时，在刻蚀的过程中，可以仅通过铜刻蚀液进行湿法刻蚀形成。其中，第二透明导电层142和第三透明导电层152中锌与铟的质量比在20：80～25：75范围内，具有很好的抗氧化作用，可以保护第一金属层141和第二金属层151不被氧化；第一透明导电层145中锌与铟的质量比在70：30～90：10范围内，容易与氧发生化学反应，进而对其进行等离子体处理，使第一透明导电层145位于源极14和漏极15之间的部分的导电性降低。
进一步优选的，采用刻蚀工艺，对露出的第二透明导电薄膜24和金属薄膜23进行刻蚀，具体包括：采用铜刻蚀速率大于氧化铟锌刻蚀速率的铜刻蚀液，对露出的第二透明导电薄膜24和金属薄膜23进行刻蚀。
本发明实施例中，由于在形成源极14和漏极15的过程中，为了保证位于源极14和漏极15之间的金属薄膜23刻蚀完全，会对该部分金属薄膜23进行过刻刻蚀，过刻刻蚀的同时第一透明导电薄膜22位于源极14和漏极15之间的部分会被刻蚀掉一定厚度，为了确保第一透明导电薄膜22位于源极14和漏极15之间的部分保留部分厚度，采用铜刻蚀速率大于氧化铟锌刻蚀速率的铜刻蚀液，可以使过刻过程中被刻蚀掉的第一透明导电薄膜22的厚度尽可能小，从而起到保护氧化物有源层13的作用。
优选的，第一透明导电层145的厚度范围为20～50nm。
本发明实施例中，由于在形成源极14和漏极15的过程中，为了保证位于源极14和漏极15之间的金属薄膜23刻蚀完全，会对该部分金属薄膜23进行过刻刻蚀，过刻刻蚀的同时第一透明导电薄膜22位于源极14和漏极15之间的部分会被刻蚀掉一定厚度，为了确保第一透明导电薄膜22位于源极14和漏极15之间的部分至少保留5～10nm的厚度，将第一透明导电层145的厚度设置在20～50nm范围内，既不影响所述薄膜晶体管应用于显示面板时显示面板的厚度，还可以使过刻刻蚀后第一透明导电薄膜22保留的部分，起到保护氧化物有源层13的作用。其中，可以通过调整刻蚀时间和过刻刻蚀时间，来保证第一透明导电薄膜22保留部分的厚度和均匀性。
本发明实施例还提供一种薄膜晶体管，如图2所示，包括衬底10、依次设置于衬底10上的氧化物有源层13、源极14和漏极15；源极14和漏极15均包括第一透明导电层145，第一透明导电层145覆盖氧化物有源层13；其中，第一透明导电层145位于源极14和漏极15之间的部分的导电性小于等于氧化物有源层13的导电性。
此处，氧化物有源层13的材料可以是氧化铟镓锌、氧化铟锡锌中的至少一种。
需要说明的是，第一，所述薄膜晶体管可以是底栅型，也可以是顶栅型。
当所述薄膜晶体管为底栅型时，所述薄膜晶体管还包括设置于衬底10靠近氧化物有源层13一侧的栅极11、设置于栅极11远离衬底10一侧的栅绝缘层12；当所述薄膜晶体管为顶栅型时，所述薄膜晶体管还包括设置于源极14和漏极15远离衬底10一侧的栅绝缘层12、设置于栅绝缘层12远离衬底10一侧的栅极11，此外，所述薄膜晶体管还可以包括设置于衬底10靠近氧化物有源层13一侧的缓冲层。
此外，当所述薄膜晶体管为底栅型时，所述薄膜晶体管还可以包括设置于源极14和漏极15远离衬底10一侧的钝化层，用于保护源极14和漏极15。
第二，不对第一透明导电层145、第二透明导电层142、以及第三透明导电层152的材料进行限定，只要第一透明导电层145可以起到使氧化物有源层13与第一金属层141和第二金属层151间的接触电阻减小、粘附性增加的作用，第二透明导电层142和第三透明导电层152具有抗氧化性，可以保护第一金属层141和第二金属层151不被氧化即可。例如，第一透明导电层145、第二透明导电层142、以及第三透明导电层152的材料可以是氧化铟锌(IZO)、氧化铟锡(ITO)中的至少一种。其中，第一透明导电层145与第二透明导电层142和第三透明导电层152的材料可以相同，也可以不相同。
第三，不对第一金属层141和第二金属层151的材料进行限定，只要其具有良好的导电性即可。例如，第一金属层141和第二金属层151的材料可以是铜。
本发明实施例提供一种薄膜晶体管，通过将源极14和漏极15均包括的第一透明导电层145，覆盖氧化物有源层13设置，可以避免形成源极14和漏极15的过程中，刻蚀液接触氧化物有源层13，并对氧化物有源层13中与刻蚀液接触的部分造成腐蚀损伤，进而避免影响薄膜晶体管的特性和信赖稳定性。在此基础上，覆盖在氧化物有源层13上的第一透明导电层145，还可以减轻光对氧化物有源层13位于源极14和漏极15之间的部分的照射，进而起到防止氧化物有源层13退化的作用。其中，第一透明导电层145位于源极14和漏极15之间的部分的导电性小于等于氧化物有源层13的导电性，可以避免源极14和漏极15通过第一透明导电层145导通。
优选的，如图2所示，源极14还包括设置于第一透明导电层145远离衬底10一侧的第一金属层141、第二透明导电层142；第二透明导电层142覆盖第一金属层141；漏极15还包括设置于第一透明导电层145远离衬底10一侧的第二金属层151、第三透明导电层152；第三透明导电层152覆盖第二金属层151。
第一金属层141和第二金属层151的材料均包括铜；第一透明导电层145、第二透明导电层142和第三透明导电层152的材料均包括氧化铟锌；第一透明导电层145中锌与铟的质量比范围为70：30～90：10，且位于源极14和漏极15之间的部分还包括氧化铟和氧化锌；第二透明导电层142和第三透明导电层152中锌与铟的质量比为20：80～25：75。
具体的，通过调整功率、气压、氧的含量、以及处理时间，采用氧气、笑气中的至少一种，与第一透明导电层145位于源极14和漏极15之间的部分发生化学反应，并生成氧化铟和氧化锌，使氧化铟锌的方块电阻提高，进而降低氧化铟锌的导电性。
示例的，氧化物有源层13的材料为氧化铟镓锌，氧化铟镓锌的方块电阻大于等于104μΩ·cm，而第一透明导电层145的材料为氧化铟锌，氧化铟锌的方块电阻大于等于102μΩ·cm，因此，采用氧气、笑气中的至少一种，与第一透明导电层145位于源极14和漏极15之间的部分发生化学反应后，将该部分的氧化铟锌的方块电阻提高到大于等于105μΩ·cm。
本发明实施例中，由于铜的成本较低，采用铜作为第一金属层141和第二金属层151的材料，可以降低成本，氧化铟锌为常见的透明导电材料。当第一金属层141和第二金属层151的材料包括铜、第二透明导电层142和第三透明导电层152的材料均包括氧化铟锌时，在刻蚀的过程中，可以仅通过铜刻蚀液进行湿法刻蚀形成。其中，第二透明导电层142和第三透明导电层152中锌与铟的质量比在20：80～25：75范围内，具有很好的抗氧化作用，可以保护第一金属层141和第二金属层151不被氧化；第一透明导电层145中锌与铟的质量比在70：30～90：10范围内，容易与氧发生化学反应，进而通过与氧发生化学反应，使第一透明导电层145位于源极14和漏极15之间的部分的导电性降低。
优选的，第一透明导电层145的厚度范围为20～50nm。
本发明实施例中，由于在形成源极14和漏极15的过程中，为了保证位于源极14和漏极15之间的金属刻蚀完全，会对该部分金属进行过刻刻蚀，过刻刻蚀的同时第一透明导电层145位于源极14和漏极15之间的部分会被刻蚀掉一定厚度，为了确保第一透明导电层145位于源极14和漏极15之间的部分至少保留5～10nm的厚度，将第一透明导电层145的厚度设置在20～50nm范围内，既不影响所述薄膜晶体管应用于显示面板时显示面板的厚度，还可以使形成源极14和漏极15后第一透明导电层145保留的部分，起到保护氧化物有源层13的作用。其中，可以通过调整刻蚀时间和过刻刻蚀时间，来保证第一透明导电层145保留部分的厚度和均匀性。
本发明实施例还提供一种阵列基板，包括前述实施例所述的薄膜晶体管。
此处，所述阵列基板还包括与栅极11同层设置的栅线，以及与源极14同层设置的数据线。
本发明实施例提供一种阵列基板，具有与前述薄膜晶体管相同的技术效果，在此不再赘述。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (8)
1.一种薄膜晶体管的制备方法，其特征在于，包括：在衬底上形成氧化物有源层、源极和漏极；
所述源极和所述漏极均包括第一透明导电层，所述第一透明导电层覆盖所述氧化物有源层；
所述源极还包括位于所述第一透明导电层远离所述衬底一侧的第一金属层、第二透明导电层；所述第二透明导电层覆盖所述第一金属层；
所述漏极还包括位于所述第一透明导电层远离所述衬底一侧的第二金属层、第三透明导电层；所述第三透明导电层覆盖所述第二金属层；
其中，所述第一透明导电层位于所述源极和所述漏极之间的部分的导电性小于等于所述氧化物有源层的导电性；
形成氧化物有源层、源极和漏极，包括：
在所述衬底上，依次形成氧化物半导体薄膜、第一透明导电薄膜、金属薄膜、以及第二透明导电薄膜，并在所述第二透明导电薄膜上方形成光刻胶；
利用半色调掩模板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分；所述光刻胶完全保留部分与所述源极和所述漏极对应，所述光刻胶半保留部分与所述源极和所述漏极之间的区域对应，所述光刻胶完全去除部分与其他区域对应；
采用刻蚀工艺，对与所述光刻胶完全去除部分对应的所述第二透明导电薄膜、所述金属薄膜、所述第一透明导电薄膜、以及所述氧化物半导体薄膜进行刻蚀，形成所述氧化物有源层；
采用灰化工艺去除所述光刻胶半保留部分；
采用刻蚀工艺，对露出的所述第二透明导电薄膜和所述金属薄膜进行刻蚀，形成所述第二透明导电层、所述第三透明导电层、所述第一金属层、以及所述第二金属层；
对所述第一透明导电薄膜位于所述源极和所述漏极之间的区域的导电性进行处理，形成所述第一透明导电层；
所述第一金属层和所述第二金属层的材料均包括铜；所述第一透明导电层、所述第二透明导电层和所述第三透明导电层的材料均包括氧化铟锌；
对所述第一透明导电薄膜位于所述源极和所述漏极之间的区域的导电性进行处理，形成所述第一透明导电层，包括：
在所述第二透明导电层和所述第三透明导电层上方形成光刻胶；
利用掩模板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；所述光刻胶完全去除部分与所述源极和所述漏极之间的区域对应，所述光刻胶完全保留部分与其他区域对应；
采用氧气、笑气中的至少一种，对与所述光刻胶完全去除部分对应的所述第一透明导电薄膜进行等离子体处理。
2.根据权利要求1所述的制备方法，其特征在于，形成氧化物有源层、源极和漏极，包括：
在衬底上，通过一次构图工艺形成所述氧化物有源层。
3.根据权利要求1-2任一项所述的制备方法，其特征在于，
所述第一透明导电层中锌与铟的质量比范围为70：30～90：10，所述第二透明导电层和所述第三透明导电层中锌与铟的质量比为20：80～25：75。
4.根据权利要求3所述的制备方法，其特征在于，采用刻蚀工艺，对露出的所述第二透明导电薄膜和所述金属薄膜和进行刻蚀，具体包括：
采用铜刻蚀速率大于氧化铟锌刻蚀速率的铜刻蚀液，对露出的所述第二透明导电薄膜和所述金属薄膜进行刻蚀。
5.根据权利要求1所述的制备方法，其特征在于，所述第一透明导电层的厚度范围为20～50nm。
6.一种薄膜晶体管，其特征在于，包括衬底、依次设置于所述衬底上的氧化物有源层、源极和漏极；
所述源极和所述漏极均包括第一透明导电层，所述第一透明导电层覆盖所述氧化物有源层；
其中，所述第一透明导电层位于所述源极和所述漏极之间的部分的导电性小于等于所述氧化物有源层的导电性；
所述源极还包括设置于所述第一透明导电层远离所述衬底一侧的第一金属层、第二透明导电层；所述第二透明导电层覆盖所述第一金属层；
所述漏极还包括设置于所述第一透明导电层远离所述衬底一侧的第二金属层、第三透明导电层；所述第三透明导电层覆盖所述第二金属层；
所述第一金属层和所述第二金属层的材料均包括铜；所述第一透明导电层、所述第二透明导电层和所述第三透明导电层的材料均包括氧化铟锌；
所述第一透明导电层的厚度范围为20～50nm。
7.根据权利要求6所述的薄膜晶体管，其特征在于，
所述第一透明导电层中锌与铟的质量比范围为70：30～90：10，且位于所述源极和所述漏极之间的部分还包括氧化铟和氧化锌；
所述第二透明导电层和所述第三透明导电层中锌与铟的质量比为20：80～25：75。
8.一种阵列基板，其特征在于，包括权利要求6-7任一项所述的薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106876281A CN106876281A (zh) | 2017-06-20 |
| CN106876281B true CN106876281B (zh) | 2020-12-08 |
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ID=59161504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201710289222.3A Active CN106876281B (zh) | 2017-04-27 | 2017-04-27 | 一种薄膜晶体管及其制备方法、阵列基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106876281B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110223989A (zh) * | 2019-05-28 | 2019-09-10 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管基板及其制作方法 |
| CN112242441A (zh) * | 2019-07-16 | 2021-01-19 | 联华电子股份有限公司 | 高电子迁移率晶体管 |
| CN110993698B (zh) * | 2019-12-18 | 2022-11-29 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN114171661A (zh) * | 2020-09-10 | 2022-03-11 | 京东方科技集团股份有限公司 | 一种发光基板、显示装置及制作方法 |
| CN115116854A (zh) * | 2021-03-19 | 2022-09-27 | 福州京东方光电科技有限公司 | 薄膜晶体管及其制造方法、显示面板、显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120241735A1 (en) * | 2011-03-25 | 2012-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film and semiconductor device |
| CN103996717A (zh) * | 2014-05-07 | 2014-08-20 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| CN104867981A (zh) * | 2014-02-21 | 2015-08-26 | 株式会社半导体能源研究所 | 半导体膜、晶体管、半导体装置、显示装置以及电子设备 |
| CN104900533A (zh) * | 2015-04-13 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板、制备方法、显示面板和显示装置 |
-
2017
- 2017-04-27 CN CN201710289222.3A patent/CN106876281B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120241735A1 (en) * | 2011-03-25 | 2012-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film and semiconductor device |
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| CN103996717A (zh) * | 2014-05-07 | 2014-08-20 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| CN104900533A (zh) * | 2015-04-13 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板、制备方法、显示面板和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106876281A (zh) | 2017-06-20 |
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