CN106796548A

CN106796548A - 使用多页编程来写入非易失性存储器的方法与装置

Info

Publication number: CN106796548A
Application number: CN201580055511.6A
Authority: CN
Inventors: 许富菖
Original assignee: Neo Semiconductor Inc
Current assignee: Neo Semiconductor Inc
Priority date: 2014-09-06
Filing date: 2015-09-04
Publication date: 2017-05-31
Anticipated expiration: 2035-09-04
Also published as: US20160071599A1; CN106796548B; US10242743B2; TW201621670A; WO2016037146A1

Abstract

公开一种利用多页编程在非易失性存储器装置中存储信息或数据的方法。该方法在一个方面能够激活第一漏极选择栅(“DSG”)信号。在响应于第一漏极选择栅信号的激活在第一时钟周期期间从位线(“BL”)加载第一数据至第一存储器块的非易失性存储器页之后，第一DSG信号被解激活。在激活第二DSG信号时，从BL加载第二数据至第二存储器块的非易失性存储器页。第一数据和第二数据被同时分别写入第一存储器块和第二存储器块。

Description

使用多页编程来写入非易失性存储器的方法与装置

优先权

本申请要求基于2014年9月6日提交的美国临时专利申请第62/046,902号的优先权益，其名称为“利用多页编程的NAND闪速存储器”，在此其整体通过引用并入本文中。

技术领域

本发明的示例性实施方式涉及半导体及集成电路领域。更特别地，本发明的示例性实施方式涉及非易失性存储器装置领域。

背景技术

非易失性存储器，诸如基于NAND或NOR的闪速存储器，广泛地使用于现今的科技领域。非易失性存储器独特的单元和阵列结构提供了小单元尺寸、高密度、低写入电流、以及较高的数据吞吐量。举例而言，诸如基于NAND的闪速存储器的非易失性存储器变为用于各种装置和系统的主流存储存储器，例如存储卡、USB闪速驱动器、以及固态硬盘。闪速存储器的一些示例性应用包括个人计算机、PDA、数字音频播放器、数码相机、移动电话、合成器、视频游戏机、科学仪器、工业机器人、以及医用电子仪器等。举例而言，NAND闪速存储器技术已达16纳米(“nm”)，并且它的单芯片密度可达到128吉比特(“Gb”)的存储容量。

然而，与常规的基于NAND的闪速存储器相关的问题是它具有相对低的编程速度。低的编程速度和/或清除速度的原因为常规的NAND闪速存储器执行单页编程。对于一些应用，非易失性存储器存储中的低的编程速度和/或清除速度变为限制和/或缺点。

发明内容

本发明的附加特征和优点从下文的详细说明、附图和权利要求将变得显而易见。

附图说明

本发明的示例性实施方式将从以下给出的详细描述并且从本发明的各个实施方式的附图更完整地理解，然而其并非用以将本发明限制于特定实施方式，而仅为说明及理解之用。

图1是例示根据本发明的一个实施方式的能够同时对多个页进行编程的非易失性存储器阵列100的框图；

图2是例示根据本发明的一个实施方式的能够在给定时间内对多个半页进行编程和/或清除的非易失性存储器装置的框图；

图3是例示根据本发明的一个实施方式的能够提供多页编程方案的NAND闪速存储器阵列的布局的框图；

图4是例示根据本发明的一个实施方式的用于对NAND闪速存储器阵列寻址的X解码器的较详细的视图的框图；

图5是例示根据本发明的一个实施方式的示例性页缓冲器阵列的框图；

图6是例示根据本发明的一个实施方式的用于垂直块以及水平块的NAND闪速存储器阵列600的框图；

图7是例示根据本发明的一个实施方式的添加位线电容器的示例性NAND闪速存储器阵列的框图；

图8至图11B是例示根据本发明的一个实施方式的MPS操作的时钟波形图；

图12是例示根据本发明的一个实施方式的用于MPS的处理的流程图；

图13是例示根据本发明的一个实施方式的MPS的另选处理的流程图；

图14是例示根据本发明的一个实施方式的MPS的另选处理的流程图；以及

图15是例示根据本发明的一个实施方式的MPS操作的另一另选示例的流程图。

具体实施方式

本发明的示例性实施方式以下在使用多页编程来写入非易失性闪速存储器的方法、装置和设备的环境下进行描述。

本领域普通技术人员将理解以下对本发明的详细描述仅是例示性的，并且不旨在以任何方式进行限制。本发明的其他实施方式将容易地向受益于本公开的技术人员进行暗示。现在将详细参照说明来实现如在所附的附图中的本发明的示例性实施方式。将在整个附图和以下详细描述中使用相同附图标记(或标号)来指代相同或类似部件。

根据本发明的实施方式，此处所描述的组件、处理步骤、和/或结构可以使用不同类型的操作系统、计算平台、计算机程序、和/或一通用机器来实现。在包含一系列处理步骤的方法由计算机或机器来实现、并且这些处理步骤可以作为一系列机器可读指令来存储的情况下，它们可以被存储在有形介质中，诸如各种计算机存储器装置(例如，ROM(只读存储器)、PROM(可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、闪速存储器、跳跃驱动器等)、磁存储介质(例如，磁带、磁盘驱动器等)、光存储介质(例如：CD-ROM、DVD-ROM、纸卡与纸带等以及其他已知类型的程序存储器。

本领域普通技术人员将认识到，本文描述的装置可以形成在常规半导体衬底上，或可以简单地形成为薄膜晶体管(TFT)形成于半导体衬底上方，或在绝缘体上硅(SOI)中，例如玻璃(SOG)、蓝宝石(SOS)或是本领域普通技术人员已知的其他衬底。这种本领域普通技术人员现在还将认识到上述那些周围的一定范围的掺杂浓度也将起作用。基本上，能够形成pFET和nFET的任何处理将起作用。掺杂区域可以是扩散的或者可以被植入。

本文使用的术语“系统”一般而言用以描述任何数目的组件、元件、子系统、装置、分组交换元件、分组交换机、路由器、网络、计算机和/或通信装置或机构、或是上述组件的组合。此处所用的术语“计算机”一般而言用以描述任何数目的计算机，包括但不限于个人计算机、嵌入式处理器及系统、控制逻辑、ASIC、芯片、工作站、大型机等。此处所用术语“装置”一般而言用以描述任何类型的机构，包括计算机或系统及其组件。此处所用术语“任务”以及“处理”一般而言用以描述任何类型的运行程序，包括但不限于计算程序、任务、线程、正执行的应用、操作系统、用户处理、装置驱动器、原生码、机器或其他语言等，以及可以是交互的和/或非交互的、本地执行和/或远程执行、在前台执行和/或在后台执行、在用户和/或操作系统地址空间中执行、库的例程和/或独立应用，并且不限于任何具体存储器分割技术。附图(包括但不限于框图以及流程图)中例示的步骤、连接以及信号和信息的处理在各个实施方式中可以以不同串行或并行顺序和/或由不同组件和/或不同连接实现，同时保持在本发明的范围和精神内。

本发明的一个实施方式公开一种在非易失性存储器装置中存储信息的方法和系统。该方法在一个方面包括：激活第一漏极选择栅(“DSG”)信号；响应于第一DSG信号的激活，在第一时钟周期期间，从位线(“BL”)加载第一数据至第一存储器块的非易失性存储器页；解激活第一DSG信号并且激活第二DSG信号；从BL加载第二数据到非易失性存储器页；以及将第二数据写入第二存储器块的非易失性存储器页中的非易失性存储器单元。该方法用于将多个页的数据加载至不同块中，并且然后同时地对多个所选择的字线进行编程。系统可以包括：闪速存储器单元阵列、一组位线、一组字线、以及联接至多个块的多个块解码器。

图1是例示根据本发明的一个实施方式的能够同时对多个页进行编程的非易失性存储器阵列100的框图。阵列100包括：页缓冲器110以及多个块，例如块0(“BLK0”)、块1(“BLK1”)、以及块m(“BLKm”)。存储器的每个块被进一步排列成多个存储器页。非易失性存储器在一个方面可以是基于NAND的闪速存储器、基于NOR的闪速存储器、相变化存储器(PCM)、EEPROM(电可擦除可编程只读存储器)，或是NAND、NOR、PCM、EEPROM存储器的组合。简单总结上述讨论，基于NAND的闪速存储器作为示例性非易失性存储器在本说明书通篇中使用。应当注意的是如果一个或更多个块(或装置)被添加到框图100或从其去除，则本发明的示例性实施方式的潜在构思将不改变。

NAND闪速存储器阵列举例而言被组织成多个存储器块，其中，每个块被进一步划分成多个页。示例性NAND闪速存储器阵列包括了32至256个存储器块，其中，每个页具有16千比特(“Kb”)至256Kb的存储器空间。在清除周期中，NAND闪速存储器每次复位一个块存储器。举例而言，闪速存储器将块的非易失性存储器单元设定为干净状态，例如全部单元被设定为逻辑“1”。NAND闪速存储器以浮动栅(FG)技术、硅-氧化物-氮化物-氧化物-硅(SONOS)技术、或是任何其他电荷捕捉技术为基础。存储器在一个示例中可以以二维(2D)阵列结构和/或三维(3D)阵列结构来构造。在写入或编程周期期间，NAND闪速存储器每次对一页进行写入或编程。应当得注意的是，一般而言，编程周期以及清除周期相对于逻辑操作而言通常是慢的。举例而言，块清除操作和/或页编程操作能够花费0.5至2毫秒(“ms”)。在写入或清除操作期间，NAND闪速存储器使用相对高的电压，例如18-20V以对NAND闪速存储器单元进行写入或清除。对非易失性存储器单元进行清除和/或编程的速度可以依赖于电压的改变而改变。应当注意的是，越高的电压会降低装置的性能，这经常导致低的生命周期。

返回参照图1，包含NAND闪速存储器阵列100的非易失性存储器装置包括组织成多个块(例如，BLK0-BLKm)的闪速存储器单元阵列、一组位线(“BL”)120、以及页缓冲器110。每个块被进一步排列成页，例如页111或113。该一组BL用于联接在多个块和页缓冲器110之间。在一个示例中，BL用以从页缓冲器110加载数据至一个或更多个块内的一个或更多个页(例如，块BLK1的页112)中的闪速存储器单元。

NAND闪速存储器阵列100还包括一组字线(“WL”)以及一或多个块解码器，图1中未示出。WL用于联接至页，以对数据应被存储在闪速存储器单元中的位置进行寻址。块解码器联接至块，其中，在多页编程方案(“MPS”)期间，多个块解码器能够被并发地激活以写入数据至位于不同块中的多个页。

在MPS操作期间，页110中的第一组数据例如在第一时钟周期期间经由BL 120被加载至块BLK0的页111中。一旦第一数据存在于页111中，WL在第二时钟周期期间被激活。对页111中的闪速存储器单元进行编程的处理随后根据第一数据开始。当第一数据被捕捉于页111中时，在第三时钟周期期间，BL 120与页111之间的连接被关闭。随后，BL 120与块BLK1的页112之间的连接被开启，并且在后续时钟周期期间页110中的第二数据被加载至页112中。一旦第二数据存在于页112中，WL就被激活，并且对页112中的闪速存储器单元进行编程的处理根据第二数据而开始。一旦第二数据被捕捉于页112中，BL 120与页112之间的连接就被解激活。在MPS操作期间，能够并发地对不同块内的多个页进行编程。

使用MPS的优点在于MPS能够并发地对不同块的多个页进行写入或编程，从而提升整体的编程速度。例如，MPS同时对多个页111-113进行写入/编程，从而缩短整体的写入/编程时间。应当注意的是，在NAND闪存储器阵列100内的MPS可以使用于计算器系统、网络装置、个人计算机(“PC”)、平板计算机、智能电话、服务器、大型机、路由器、交换机等。

图2是例示根据本发明的一个实施方式的能够在给定时间内对多个半页进行编程和/或清除的非易失性存储器装置的框图200。框图200包括非易失性存储器阵列202、选择切换器211、以及页缓冲器210。非易失性存储器阵列在一个实施方式中是具有多个块(例如，BLK0-BLKm)的NAND闪速存储器阵列。应当注意的是，如果一个或更多个块(或装置)添加到框图200或从其去除，本发明的示例性实施方式的潜在构思将不改变。

在一个方面，NAND闪速存储器阵列202被设计成使数据加载方案操作页缓冲器210通过选择切换器211加载不同数据至两个半页212、213。包括至少两个晶体管的选择切换器211控制欲写入所选择的页或半页的时间以及数据。另选地，切换器211可以具有超过两组的切换器(例如，4个或8个切换器)，例如以执行1/4或1/8页编程。应当注意的是，同时或并发地在不同块中对多个半页进行写入或编程能够改进整体的写入/编程速度。

在MPS期间，页缓冲器210中的第一组数据经由控制BL的选择切换器211被加载至块BLK0的页208中。一旦第一数据存在于页208中，各个WL就会被激活，并且对页208中的闪速存储器单元进行编程的处理开始。当第一数据被捕捉于页208中时，页缓冲器210与页208之间的连接被关闭。页缓冲器210与块BLK1的页214之间的连接随后被开启。页缓冲器210处的第二数据被加载至页214中。当第二数据存在于页214中时，WL被激活，并且对页214中的闪速存储器单元进行编程的处理开始，同时对页208的编程处理仍是激活的。一旦第二数据被捕捉于页214中，页缓冲器210与页214之间的连接被解激活。在MPS期间，不同块内的多个页被并发地编程。

图3是例示根据本发明的一个实施方式的能够提供多页编程方案的NAND闪速存储器阵列300的布局的框图。阵列300包括多个块301(BLK0)-302(BLKm)、字线(WL0:0-n)-304(WLm:0-n)、位线305(BL0)-306(BLk)、页缓冲器阵列320、以及X解码器330。应当注意的是，如果一个或更多个块(或组件)被添加到NAND闪速存储器阵列300或从其去除，则本发明的示例性实施方式的潜在构思将不改变。

在一个实施方式中，每个块301(BLK0)或302(BLKm)包括组织成串行串的多个单元或单元串310。每个块301(BLK0)或302(BLKm)可以包括多条字线303A(WL0)-303B(WLm)。单元串310的栅极或晶体管连接至字线303A(WL0)-303B(WLm)。举例而言，单元串310通过漏极选择栅(DSG)(例如，DSG 107)连接至位线305(BL0)–306(BLk)。单元串310还通过源极选择栅(SSG 308)连接至源线(SL)(SL 309)。

页缓冲器阵列320包括切换电路321、页缓冲器322、多个数据缓存器323-324、以及Y解码器325。位线305(BL0)–306(BLk)连接至切换电路321。切换电路321可以选择位线305(BL0)-306(BLk)中的一部分以连接至页缓冲器322。在另选实施方式中，页缓冲器阵列320不包括切换电路321。举例而言，所有位线305(BL0)-306(BLk)均可以连接至页缓冲器322。

数据缓存器323–324在一个方面中用于页缓冲备份。举例而言，为设定MPS，迅速执行将数据加载到块的每页，从而一组缓存器可以有助于针对每页迅速重新加载页缓冲器。应当注意的是，缓存器可以是基于静态随机存取存储器(“SRAM”)的、或是基于动态随机存取存储器(“DRAM”)的存储器装置。

X解码器330(也称为XDEC、WL解码器或行解码器)包括页解码器332以及多个块解码器333-334。在实施方式中，字线(WL0:0-n)-304(WLm:0-n)、漏极选择栅DSG0-DSGm、源极选择栅SSG0-SSGm、以及源线SL0-SLm均连接至X解码器330。在另选实施方式中，每个块BLK0-BLKm的源线SL0-SLm可以共同连接在一起。在再一实施方式中，每个块BLK0-BLKm的源极选择栅SSG0-SSGm可以共同连接在一起。

在一个实施方式中，非易失性存储器装置300包括基于NAND的闪速存储器单元阵列、BL 305-306、WL 303-304、以及多个块解码器333-334。闪速存储器单元阵列被组织成多个块301-302，其中，多个块中的每个块进一步以页(例如，页350)排列。在一个示例中，块以阵列排列，其中，每个块包含一组闪速存储器单元串。在一个方面，每个串为一页。闪速存储器单元可以是基于NAND的闪速存储器单元。另选地，闪速存储器单元是基于p-沟道金属氧化物半导体(“PMOS”)的闪速存储器单元。

BL联接至块301-302，被构造成提供数据到跨多个块的闪速存储器单元的至少一部分。一组WL用于帮助便于对闪速存储器单元的至少一部分寻址。块解码器(例如，块解码器333-334)联接至块301-304，其中，每个块解码器被指派给对应的块以进行块使能。在一个方面，在MPS期间，两个或更多个块解码器301-302能够同时开启在多个块中的多条字线。在一个实施方式中，页解码器332包括块解码器使能(“BDE”)线，其中，每条BDE线被指派给块解码器333-334中的一个以驱动该一组WL。在一个示例中，BDE线可以单独于其他BDE线而单独被激活。在MPS期间，多条BDE线能够同时被激活。

在一个实施方式中，非易失性存储器单元的每个串包括电容器，其未显示于图3。该电容器可以用于临时存储针对MPS而被捕捉的数据。在一个方面，为保持被捕捉的数据或从页缓冲器加载的数据的数据完整性，电容器被添加到基于NAND的闪速存储器单元串中，可以延长串中的数据，从而将数据正确地写入非易失性存储器单元中。

在MPS期间，在激活DSG0后，在BL 305–306处的数据从页缓冲器被加载到块301内的页。一旦该数据存在于页沟道或存储器串(例如，串350)，则DSG0被解激活，这在逻辑上将位线BL 305–306从块301断开。在块301中的数据被写入非易失性存储器单元的同时，DSG1被激活，并且在BL 305–306处的数据被加载至下一个块(例如，块1BLK1，其在图3中未显示)中的页。一旦该数据存在于块BLK1，写入处理就开始，同时针对块301的写入处理仍进行。

另选地，页缓冲器阵列320依次将数据写入不同块中的多个页。在数据被捕捉于不同块的页之后，连接至块的WL被同时激活以开始编程与写入阶段。如果两个页能够同时被编程，则写入或编程的速度会提升100％。

图4是例示根据本发明的一个实施方式的用于对NAND闪速存储器阵列寻址的X解码器的较详细的视图的框图。类似于图3中示出的装置330的图400包括页解码器401、多个块解码器402-403、以及多个高电压晶体管404-409。多个块解码器402-403由一组控制信号ENBLK0-ENBLKm控制或激活。ENBLK0称为使能块(Enabling Block)0，而ENBLKm称为使能块m，其中，m可以是任意整数。页解码器401的汇流线(或垂直字线)VWL0-VWLn与多个高电压晶体管404-409联接。多个高电压晶体管404-409与块BLK0-BLKm的字线WL0-WLm联接。应当注意的是，如果一个或更多个块(或组件)被添加到图400或从其去除，则本发明的示例性实施方式的潜在构思将不改变。

在一个实施方式中，多个高电压晶体管404-409是NMOS高电压晶体管，其能够承受例如15至25伏特(“V”)的高电压以对非易失性存储器单元中的数据进行编程和/或清除。高电压晶体管404-409栅极还连接至对应的本地块解码器402-403，以拾取和选择需要被再编程的存储器单元。当高电压晶体管404-409的源极端连接至汇流线VWL0–VWLn的同时，高电压晶体管404-409的漏极端连接至NAND闪速存储器阵列的WL。

在实施方式中，字线(WL0:0-n)-(WLm:0-n)、漏极选择栅DSG0-DSGm、源极选择栅SSG0-SSGm、以及源线SL0-SLm被构造成连接到X解码器400。请注意字母”m”和”n”可以是任意整数。在另选实施方式中，每个块BLK0-BLKm的源线SL0-SLm可以共同连接在一起。在再一实施方式中，每个块BLK0-BLKm的源极选择栅SSG0-SSGm可以共同连接在一起。因为例如块BLK0–BLKm这样的块共享同一页解码器401，所以X解码器450的多个所选择的字线可以在同一位置。

在另一个实施方式中，X解码器450包括用于选择不同块BLK0-BLKm中的字线WL0–WLm的不同位置的电路。在示例性实施方式中，每条字线WL0-WLm可以括高电压锁存器(未示出)或具有锁存功能的其他电路。高电压锁存器(未示出)从块解码器402-403接收电源供应。在实施方式中，块解码器402-403也可以包括高电压锁存器(未示出)。在操作中，本地锁存器(未示出)以及块锁存器(未示出)设定成高电压或低电压，也称为选择或非选择电压。本地锁存器(未示出)提供Vpgm(编程电压)或Vpass(通过电压)信号至所选择的块BLK0-BLKm的字线WL0-WLm，和/或提供0V或浮动(floating)至非选择的块BLK0-BLKm。图8至图11B将进一步描述与字线WL0-WLm相关的波形。

X解码器450的功能是在多页编程方案(“MPS”)期间并发地启动多个块解码器(例如，BLK-Dec 402和403)，以对不同块中的多个页中的数据进行编程。在一个示例中，为了对多个页和/或块中的非易失性存储器单元进行清除或编程，X解码器450开启所选择的页和/或块，并且将所选择的WL驱动到针对多个页和/或块的编程电压。

图5是例示根据本发明的一个实施方式的示例性页缓冲器阵列500的框图。类似于图3所示的装置320的图500包括页缓冲器501、多个数据缓存器502-503、以及Y解码器505。在另选实施方式中，页缓冲器阵列包括切换电路(未示出)。在页缓冲器501的输入端联接至多个数据缓存器502–503的同时，页缓冲器501的输出端馈入至非易失性存储器阵列。应当注意的是，如果一个或更多个块(或装置)被添加到图500或从其去除，则本发明的示例性实施方式的潜在构思将不改变。

数据缓存器502-504在一个示例中包括锁存器或SRAM存储器电路，以增加存储容量以及更快速补充数据至页缓冲器501。相比于使用多个全功能页缓冲器，多个数据缓存器502-504提供缩小的电路区域。数据缓存器502-504可以用各种不同类型的存储器电路(例如，嵌入式SRAM、嵌入式DRAM、1T-SRAM等)来构造。

在MPS操作期间，存储在数据缓存器502-503中的数据能够逐页地转移至页缓冲器501，然后被加载至此处所描述的每个所选择的块BLK0-BLKm。应当注意的是，页缓冲器501以及数据缓存器(例如，502-503)的操作时间在纳秒(“ns”)范围，然而清除和写入(编程)非易失性存储器单元中的数据的操作时间在毫秒范围。由于被捕捉于NAND闪速存储器单元串的数据会花费数百毫秒来消散，因此页缓冲器501应该具有足够的时间来在激活编程周期之前，将多个页数据加载至不同块的不同页中。

在另选实施方式中，页缓冲器阵列包括两个或更多个页缓冲器501和/或数据缓存器502-504。该两组或多组页缓冲器501以及数据缓存器502-504可以被加载于阵列的顶部或底部，从而舒缓布局节距(pitch)。另选地，数据缓存器502-504可以位于芯片或晶圆的任何地方，以将多个页数据馈入至页缓冲器501中。多个数据缓存器502-504也可以用来加载多个页数据至所选择的块BLK0-BLKm中，以平行进行此处所描述的编程。举例而言，页缓冲器阵列包括单页缓冲结构(未示出)。外部系统可以持续加载多个页数据至单页缓冲结构(未示出)中，以及逐页地施加电压信号至所选择的块BLK0-BLKm。然后，针对多个所选择的页的多页编程可以按照此处所描述地开始。

在程序验证阶段，数据缓存器502-504的数据可以逐页地再次被转移至单页缓冲结构(未示出)中。页的对应字线WL0-WLm通过预定字线电压读取，以确认单元的Vt。该数据用于将单页缓冲结构(未示出)复位成针对下次编程所需的新数据，并且然后，此数据被转移回至数据缓存器502-504，以用于下次编程脉冲。

图6是例示根据本发明的一个实施方式的用于垂直块以及水平块的NAND闪速存储器阵列600的框图。NAND闪速存储器阵列600提供在水平方向与垂直方向两者上的多个块的构造，其可以同时被加载不同的数据并且被编程。NAND闪速存储器阵列600包括块601(BLK0)-602(BLKk)、块603(BLKm)-604(BLKm+k)、切换电路605以及页缓冲器606。块601(BLK0)-602(BLKk)位于垂直方向(位线方向)，而块603(BLKm)-604(BLKm+k)位于水平方向(字线方向)。应当注意的是，如果一个或更多个块(或装置)被添加到阵列600或从其去除，本发明的示例性实施方式的潜在构思将不改变。切换电路605被构造成从多条位线BL0-BLk选择一条位线来与页缓冲器606连接。

在操作中，在写入/编程期间，位线电压可以被加载至块601(BLK0)–602(BLKk)、以及603(BLKm)-604(BLKm+k)的单元串。所选择的位线BL0-BLk可以被施加来自页缓冲器606的0V或VDD信号。非选择的位线BL0–BLk可以被施加禁止电压信号(诸如，来自VINH总线的VDD)。VDD亦可以称为Vdd。在DSG0降低以隔离块601(BLK0)-602(BLKk)后，位线BL0-BLk可以被施加下一页数据，并且DSGm可以被激活成高以将位线电压加载至块603(BLKm)–604(BLKm+k)。

图7是例示根据本发明的一个实施方式的添加位线电容器的示例性NAND闪速存储器阵列的框图700。位线电容器可被添加至每条位线以在MPS操作期间增加位线电压的数据持续时间。类似于图3所示的装置300的图700包括使能晶体管710-712以及位线电容器714-716。阵列的位线BL0-BLk联接至位线电容器714-716。使能晶体管710-712联接至位线电容器714-716的源节点。在实施方式中，使能晶体管710-712是NMOS晶体管。NMOS也可以由PMOS或P-N对晶体管替换，以改进针对0V和VDD信号两者的持续能力。位线电容器714-716包括任意类型的电容器(例如，PIP(多晶硅-内多晶硅-多晶硅)电容器、MIM(金属绝缘体金属)电容器、NMOS电容器、PMOS电容器等)。

在一个操作中，在加载位线电压期间，控制信号EN可以被驱动为高，以接通使能晶体管710-712。所接通的使能晶体管710–712用于将位线电容714–716添加至位线BL0-BLk。在读取操作期间，信号EN可以被驱动为低，以关断使能晶体管710-712，从而使位线电容器714-716的源极成为浮动。

图8是例示根据本发明的一个实施方式的MPS操作的时钟波形图800。时钟波形图800例示了位线波形BL、第一块波形BLK0以及第二块波形BLKm。在一个实施方式中，第一块波形BLK0包括漏极选择栅信号DSG0、字线信号WL0[0:n]、源极选择栅信号SSG0以及源线信号SL0。第二块波形BLKm包括漏极选择栅信号DSGm、字线信号WLm[0:n]、源极选择栅信号SSGm以及源线信号SLm。时钟波形BL、BLK0、BLKm例示了使用图1至图7中例示系统、装置和/或架构的MPS操作。

返回参照图8，该图示出根据MPS操作的与各种信号(例如，BL DSGO、WL0[0:n]、SSG0和SL0)相关联的示例性波形。首先，页缓冲器加载位线或BL电压至块BLK0的单元串。在时间段t0，用于编程和禁止的位线被分别施加0V和VDD。DSG0被施加VDD，以使位线电压进入BLK0的单元串。在t0处SSG0被设定至0V以关断源极选择栅或SSG，并且SL0被设定至VDD。在时间段t1，块BLK0中的所选择的WL被调升至高电压Vpgm(编程电压)(例如，18-20V)，以进行编程，并且块BLK0中的所有非选择的WL被调整至中高电压Vpass(通过电压)(例如，8-10V)。注意Vpass利用自沟道提升将所有非选择的WL的单元的沟道区域维持在约7-8V的中高电压(“Vmh”)。根据该应用，WL可以从VDD或Vss调升至Vpgm。基于该应用，Vss例如可以是0伏特、接地、和/或负电压。

对于被施加0V的位线，沟道区域的电压将通过到位线的DSG0被放电至0V。在BL处的零电压造成所选择的WL与沟道区域之间的高电场，因此通过“弗勒尔-诺德海模隧穿”机制(Fowler-Nordheim Tunneling mechanism)使电子从沟道区域注射至浮动栅极。注射至浮动栅极增加单元的阈电压Vt，因此单元被编程至关闭单元(数据'0')。对于被施加VDD的其他位线，DSG0被关闭从而被WL联接的电荷被捕捉于沟道区域内。沟道区域因此保留在中高电压7-8V。中高电压减弱所选择的WL与沟道区域之间的电场，因此电子将不注射至浮动栅极，并且单元保留在低的Vt并且被作为开启单元(on-cell)(数据'1')读取。沟道区域在一个示例中称为NAND闪速存储器串，其中，每个串包括被布置成在源极端与漏极端之间的沟道状串联连接的多个晶体管。

在BLK0的沟道区域电压被设定成0V或7-8V之后，DSG0被切换至0V，以关断BLK0的漏极选择栅。一旦DSG0被关闭，BLK0的沟道区域将保留在相同的0V或7-8V，并且电压被“捕捉”于沟道区域内。在一个方面，沟道能够捕捉针对已编程的位线的0V，或针对禁止位线的7-8V。应当注意的是，沟道电压将通过单元的P-N结漏电而逐渐漏掉。对于沟道通过P-N结耗散或漏掉1V可以花费50-100ms。

由于结漏电电流通常为1Pa(皮安培)范围并且整个单元串的结电容具有10–100Ff(毫微微法)范围，漏掉1V会花费10ms到100ms之间。因为每一编程脉冲大约为30μs，因此在整个编程脉冲期间，沟道电压将保持几乎没有变化。在DSG0变为0V以将编程和禁止电压捕捉在块BLK0的沟道区域之后，在不影响BLK0的情况下，位线电压可以被改变。

第二页缓冲器的数据随后被施加至位线，上述关于BLK0的相同的电压设定顺序对于BLK1重复。BLK1的DSG1被施加VDD，以允许位线电压进入BLK1的单元串。BLK1中的所选择的字线被拉升至18-20V，并且BLK1中的所有非选择的字线被施加8-10V，以根据位线电压将沟道区域联接至0V或7-8V。DSG1随后调至0V，以隔离BLK1的沟道区域，并且然后下一个页缓冲器的数据可以被施加至位线并被加载至下一块。该序列可以针对多个块重复，直到所有页缓冲器的数据均被加载为止。

在所有页缓冲器的数据被加载以及捕捉于多个块的沟道区域之后，定时控制电路对编程脉冲(例如，30μs)进行计数，如图8中的t7-t8时间段。因为所有所选择的页均被同时编程，所以整体的编程时间大幅地减少。应当注意的是，在编程期间，所有的位线可以是0V、VDD、或是浮动的，因为所有块的DSG均被关断。在另选实施方式中，VDD或高于VDD的电压被施加至所有的位线，以减轻DSG的电压应力(voltage stress)，这还能够减小DSG的穿透漏电流(punch-through leakage current)。

在MPS操作期间，加载多个页缓冲器的数据至多个块通常花费1或少于1μs。与30μs的编程脉冲相比，从页缓冲器至块的加载时间是短的。为调升所选择的字线，多台阶(step)或三台阶(例如，VDD、10V以及然后18-20V)可以用于调升WL。应当注意的是，虽然以上描述及图8示出针对每个块单独的信号SSG0-SSGm以及SL0-SLm，但是阵列针对所有块可以使用共同的SSG或共同的SL。

图9A是例示根据本发明的一个实施方式的另选MPS操作的时钟波形图900。该时钟图900类似于图8中所示的时钟图800，除了SSG以及SL的波形在t8时间段处不同之外。在t8处，SSG0-SSGm被施加VDD，并且SL0-SLm均被施加0V。字线随后根据从WL0(接近DSG侧)至WLn(接近SSG侧)依序一个接一个地放电。为了将SSG维持在VDD并且将SL维持在0V，应当将沟道中的热载流子推至SL，从而单元稳定性亦可以被提升。

应当注意的是，尽管实施方式的以上描述在数据加载以及编程操作期间将VDD施加至位线及源线，但是不必须将电压限定于VDD。在不影响MPS操作的性能的情况下，任何高于VDD的电压也可以被施加至位线以及源线。举例而言，页缓冲器以及源线电路可以使用高电压装置，以承受高于VDD的电压。注意自沟道联接编程禁止对于从3V至5V的VDD运作良好。然而，当VDD低于2V时，沟道的初始电压太低(<1V)，因此联接的电压可能不足够高以有效禁止编程。为了应对低VDD，在沟道联接发生之前，所选择的块沟道区域可以被施加较高的初始电压。

图9B例示根据本发明的一个实施方式的另选MPS操作的时钟波形图950。时钟波形图950类似于图9A所示的时钟图900，除了图示950包括预设周期之外。在t0-t2期间，借助于施加VDD到位线，BLK0-BLKm的所有单元串被“预设”为“禁止”状态，并且所有的漏极选择栅DSG0-DSGm均将VDD电压从位线传递至BLK0-BLKm的所有单元串。在时间t1，所有的字线WL0[0:n]-WLm[0:n]一起被调升至Vpgm和Vpass。因为所有的单元串被预设为禁止状态，所以没有单元串在此时间进行编程。在t3-t6，针对BLK0位线被施加数据，并且漏极选择栅DSG0被施加脉冲952，以将数据加载至BLK0的单元串。相似的顺序重复进行，以针对BLK0-BLKm加载所有数据。在t10，BLK0-BLKm的单元串被一起编程，以节省编程时间。

图10以及图11A例示根据本发明的一个实施方式的另选MPS操作的时钟波形图1000与1100。时钟波形图1000与1100类似于图8所示的时钟波形图800，除了DSG以及SSG的波形在t1和t2不同之外。在时间t0，第一选择块BLK0的SGS0和SL0被施加中高电压(Vmh)(例如，4-5V)。根据开启单元的Vt，施加中高电压会将单元串的沟道区域充电至2-3V。在时间t1，所选择的WL以及非选择的WL分别被调整至Vpgm(18-20V)以及Vpass(8-10V)，以将单元的沟道区域联接至7-8V。然后，SGS0被拉低至0V以关断源极选择栅。DSG0被驱动至VDD以接通漏极选择栅，并且如果位线被施加0V，则沟道区域被放电至0V；或是如果位线被施加VDD，则沟道区域保留联接的7-8V。在设定了沟道电压之后，DSG0变为0V以关断漏极选择栅，并且将BLK0与位线隔离。然后，下一页缓冲器的数据可以被施加至位线，并且下一所选择的块的沟道电压可以被设定。此操作可以被重复以加载多个块。在所有页缓冲器的数据均加载至所选择的块后，编程时间可以开始。

应当注意的是，如果阵列使用单独的SSG0-SSGm以及SL0-SLm，则每个块的沟道初始电压可以逐块地被设定，如图10所示。然而，如果阵列使用共同的SSG以及SL，则在时间t0可以将共同SSG以及SL拉升至Vmh，以对所有块的沟道区域进行充电，并且然后在时间t2将共同SSG拉低至0V，如图11A所示。这会使得从SL充电的初始电压被捕捉于沟道区域中，以允许所选择的块的字线执行自沟道提升禁止。

图10进一步例示在字线调整至Vpgm或Vpass之后，SSG0或SSGm降低。根据本发明的另一个实施方式，在字线调整至Vpgm或Vpass之前，SSG0-SSGm可以降低至0V。由于在SSG0-SSGm降低之后沟道电压被捕捉，在此实施方式中自沟道提升禁止将会运作良好。根据图10，在字线调整至Vpgm或Vpass之后，DSG0或DSGm升高。另选地，在字线调整至Vpgm或Vpass之前，DSG0-DSGm可以变为VDD(高)，然而，在DSG升高之前SSG应降低，否则将导致从SL至被施加0V的BL的漏电流。

图11B是例示根据本发明的一个实施方式的另选MPS操作的时钟波形图1150。时钟图1150类似于图9B所示的时钟图950，除了SSG以及SL的波形不同之外。在t0-t2期间，BLK0-BLKm的单元串被预设至禁止状态，其通过SSG0-SSGm以及SL0-SLm，而非如图9B所示的漏极选择栅DSG0-DSGm以及位线。SSG0-SSGm以及SL0-SLm被施加中高电压(Vmh)，所述中高电压(Vmh)可以为VDD或高于VDD的其他电压。

本发明的示例性方面包括各种处理步骤，其将在以下描述。方面的步骤可以在机器或计算机可执行指令中实现。指令可以用于指导通用或专用系统，其利用所述指令进行编程，以执行本发明的示例性方面的步骤。另选地，本发明的示例性方面的步骤可以通过专用硬件组件来执行，或通过经编程的计算机组件和定制硬布线组件的任意组合来执行，所述专用硬件组件包含用于执行步骤的硬布线逻辑。

图12是例示根据发明的一个实施方式的MPS的处理的流程图1200。在框1202，MPS的处理在第一时钟周期激活第一DSG信号。在一个实施方式中，激活第一DSG信号包括在第一源线上驱动高电压达多个时钟周期，同时在第一源极选择栅上维持低电压达多个时钟周期。

在框1204，响应于第一DSG信号的激活，从位线(“BL”)加载第一数据至第一存储器块的非易失性存储器页。在一个方面，从BL加载第一数据至非易失性存储器页包括从BL推送数据至组织成串的NAND非易失性存储器单元。

在框1206，在第二时钟周期期间，第一DSG信号被解激活并且第二DSG信号随后被激活。在一个实施方式中，解激活第一DSG信号以及激活第二DSG信号包括将BL从第一存储器块的非易失性存储器页在逻辑上断开。

在框1208，响应于第二DSG信号的激活，从BL加载第二数据至第二存储器块的非易失性存储器页。在一个实施方式中，此处理能够从位线BL注入数据至组织成串构造的NAND非易失性存储器单元。在解激活第二DSG信号后，处理激活第三DSG信号，并且响应于第三DSG信号的激活，随后从BL加载第三数据至第三存储器块的非易失性存储器页。

在框1210，在第三时钟周期期间，第一数据被写入于第一存储器块的非易失性存储器页中的非易失性存储器单元，该非易失性存储器单元由馈入第一存储器块的第一组字线(“WL”)中的一条WL寻址。在第三时钟周期期间，第二数据被编程到第二存储器块的非易失性存储器页中的非易失性存储器单元，该非易失性存储器单元由馈入该第二存储器块的第二组WL中的一条WL寻址。第三数据被写入第三存储器块的非易失性存储器页的非易失性存储器单元，该非易失性存储器单元由馈入该第三存储器块的第三组WL中的一条WL寻址。请注意将第一数据、第二数据以及第三数据编程至它们对应的非易失性存储器单元可以并发地发生。另外，将第一数据、第二数据以及第三数据编程至它们对应的非易失性存储器单元的处理可以按串列顺序(cascade sequence)发生。串列顺序是指当第二数据开始被写入其对应的非易失性存储器单元时，第一数据仍然在写入其对应的非易失性存储器单元中。

图13是例示根据本发明的一个实施方式的MPS操作的另选处理的流程图1300。在框1302，处理在第一时钟周期期间激活第一DSG信号。在一个示例中，在第一源线上驱动高电压达多个时钟周期并且在第一源极选择栅上维持低电压达多个时钟周期。

在框1304，响应于第一DSG信号的激活，从BL加载第一数据至第一块的非易失性存储器页。在一个方面，从BL加载第一数据至第一存储器块的非易失性存储器页包括从BL推送数据至组织成串的NAND非易失性存储器单元。另选地，在从BL加载第一数据至第一存储器块的非易失性存储器页之后，从BL推送数据至组织成串的基于金属氧化物半导体(“PMOS”)的非易失性存储器单元。

在框1306，在第二时钟周期期间，第一组WL中的一条WL被驱动至所选择的电压，以允许将第一数据写入第一块的非易失性存储器页中的非易失性存储器单元中。

在框1308，在第三时钟周期期间，第一DSG信号被解激活并且第二DSG信号被激活。

在框1310，响应于第二DSG信号的激活，从BL加载第二数据至第二块的非易失性存储器页。

在框1312，在第一组WL中的所述一条WL处于所述所选择的电压的同时，在第四时钟周期期间，第二组WL中的一条WL被驱动至所选择的电压，以允许将第二数据写入第二块的非易失性存储器页中的非易失性存储器单元。在一个示例中，此处理还包括在第五时钟周期期间解激活第二DSG信号并且激活第三DSG信号，以及响应于第三DSG信号的激活，将第三数据从BL加载至第三块的非易失性存储器页。另选地，该方法还包括在第一组WL中的该一条WL和第二组WL中的该一条WL处于所选择的电压的同时，在第六时钟周期期间将第三组WL中的一条WL驱动到所选择的电压，以允许将第三数据写入到第三块的非易失性存储器页的非易失性存储器单元。

图14例示根据本发明的一个实施方式的操作MPS的示例性处理的流程图1400。在框1402，提供NAND闪速存储器单元的阵列。

在框1404，一旦位线电压从页缓冲器被加载至第一单元串，第一DSG被使能。在选择了第一单元串的WL之后，禁用第一DSG。在一个实施方式中，将位线电压加载至第一块的第一单元串包括通过施加编程/禁止信号至第一单元串的位线来从页缓冲器加载位线电压至第一块的第一单元串，使能第一单元串的第一漏极选择栅，施加Vss于第一单元串的源极选择栅，以及施加VDD于第一单元串的源线，并且将第一单元串的所选择的字线调整至用于编程的高电压(Vpgm)，以及将所有非选择的字线调整至中高电压(Vpass)，由此将第一单元串的沟道区域联接至中高电压，并且禁用第一单元串的的漏极选择栅，从而将针对已编程的位线与已禁止的位线的电压捕捉于第一单元串的沟道区域中。

在另一个实施方式中，此方法还包括在将第一单元串的所选择的字线调整至用于编程的高电压(Vpgm)前，施加中高电压Vmh至第一单元串的源极选择栅SSG以及源线；以及在使能第一单元串的第一漏极选择栅前，将所有非选择的字线调整至中高电压(Vpass)并且施加Vss至第一单元串的源极选择栅。另选地，此方法还包括提供NAND闪速存储器单元的阵列，其包括针对各个存储器单元串的共同源极选择栅以及共同源线；在将第一单元串的所选择的字线调整至用于编程的高电压(Vpgm)前，施加中高电压(Vmh)至所有闪速存储器单元的源极选择栅以及源线；以及在使能第一单元串的第一漏极选择栅前，将所有非选择字线调整至中高电压(Vpass)以及施加Vss至所有闪速存储器单元的源极选择栅。

在框1406，位线电压从页缓冲器被加载至后续块的第二单元串，第二漏极选择栅被使能，第二单元串的第二字线被选择，以及第二漏极选择栅被禁用。

在框1408，重复上述步骤直到页缓冲器的数据均被加载为止。

在框1410，对多个块的所有所选择的字线同时编程。在一个方面，同时编程的多个块的数目为8个。另选地，此方法还可以包括通过施加Vss至所有单元串的字线以对所有单元串的沟道区域放电。在一个实施方式中，沟道区域的放电可以包括通过首先施加VDD至所有单元串的源极选择栅、施加Vss至所有单元串的所有源线、以及施加Vss至所有单元串的字线，来对所有单元串的沟道区域放电。在另一个方面，同时对多个块的所有所选择的字线进行编程包括用定时控制电路来对编程脉冲进行计数，以对多个块中所有所选择的页同时编程。

图15是例示根据本发明的一个实施方式的MPS操作的另一另选示例的流程图1500。在框1502，通过施加编程/禁止信号至第一单元串的位线，将位线电压加载至第一单元串。

在框1504，使能第一单元串的DSG，在框1506，施加Vss至第一单元串的SSG，并且施加VDD至第一单元串的源线。

在框1508，第一单元串的所选择的字线被调整至Vpgm，并且非选择的字线被调整为Vpass，从而将第一单元串的沟道区域联接至中高电压。

在框1510，第一单元串的漏极选择栅被禁用，从而将针对已编程的位线以及已禁止的位线这两者的电压捕捉于第一单元串的沟道区域中。在一个方面，此方法还包括通过施加Vss至所有单元串的字线来对所有单元串的沟道区域放电。在一个实施方式中，对沟道区域放电包括通过首先施加VDD至所有单元串的源极选择栅、施加Vss至所有单元串的所有源线、以及施加Vss至所有单元串的字线，来对所有单元串的沟道区域放电。

在框1512，重复上述步骤直到所有数据均被加载到存储器块为止。

在框1512，对多个块的所有所选择的字线同时编程。在一个方面，同时编程的多个块的数目为8个。另选地，此方法还可以包括通过施加Vss至所有单元串的字线，以对所有单元串的沟道区域放电。在一个实施方式中，对沟道区域放电包括通过首先施加VDD至所有单元串的源极选择栅、施加Vss至所有单元串的所有源线、以及施加Vss至所有单元串的字线，以对所有单元串的沟道区域放电。在另一个方面，对多个块的所有所选择的字线同时编程包括用定时控制电路来对编程脉冲进行计数，以对多个块中的所有所选择的页同时编程。

虽然已经示出并且描述了本发明的具体实施方式，但是对于本领域普通技术人员而言明显的是在不脱离本发明的示例性实施方式以及其较广泛的方面的情况下，基于本文的教导，可以作出变化和修改。因此，所附权利要求旨在将全部这些变化和修改涵盖在其范围内，如同在本发明的示例性实施方式的真实精神和范围内。

Claims

1.一种将信息储存于非易失性存储器装置的方法，该方法包括以下步骤：

在第一时钟周期期间激活第一漏极选择栅DSG信号；

响应于第一DSG信号的激活，从位线BL加载第一数据至第一存储器块的非易失性存储器页；

在第二时钟周期期间解激活所述第一DSG信号并且激活第二DSG信号；

响应于该第二DSG信号的激活，从该BL加载第二数据至第二存储器块的非易失性存储器页；以及

在第三时钟周期期间将该第一数据写入该第一存储器块的该非易失性存储器页中的非易失性存储器单元，该非易失性存储器单元由馈入该第一存储器块的第一组字线WL中的一条WL寻址。

2.如权利要求1所述的方法，所述方法还包括在该第三时钟周期期间将该第二数据写入该第二存储器块的该非易失性存储器页中的非易失性存储器单元，该非易失性存储器单元由馈入该第二存储器块的第二组WL中的一条WL寻址。

3.如权利要求2所述的方法，所述方法还包括：

解激活所述第二DSG信号并且激活第三DSG信号；以及

响应于该第三DSG信号的激活，从所述BL加载第三数据至第三存储器块的非易失性存储器页。

4.如权利要求3所述的方法，所述方法还包括：

将该第三数据写入该第三存储器块的该非易失性存储器页中的非易失性存储器单元，该非易失性存储器单元由馈入所述第三存储器块的第三组WL中的一条WL寻址。

5.如权利要求1所述的方法，其中，在该第一时钟周期期间激活所述第一漏极选择栅DSG信号的步骤包括：

在第一源线上驱动高电压达多个时钟周期；以及

在第一源极选择栅上维持低电压达多个时钟周期。

6.如权利要求1所述的方法，其中，从所述BL加载所述第一数据至所述第一存储器块的非易失性存储器页的步骤包括从所述BL推送数据至组织成串的多个NAND非易失性存储器单元。

7.如权利要求1所述的方法，其中，解激活所述第一DSG信号并且激活所述第二DSG信号的步骤包括将所述BL从所述第一存储器块的所述非易失性存储器页在逻辑上断开。

8.如权利要求1所述的方法，其中，从所述BL加载第二数据至第二存储器块的非易失性存储器页的步骤包括从所述BL注入数据至组织成串的多个NAND非易失性存储器单元。

9.一种非易失性存储器装置，该装置包括：

组织成多个块的闪速存储器单元阵列，其中，所述多个块中的每个块还排列成多个页；

一组位线BL，所述一组BL联接至所述多个块并且被构造成提供数据到跨多个块的闪速存储器单元中的至少一部分；

一组字线WL，所述一组WL联接至该多个页并且被构造成便于对闪速存储器单元中的至少一部分寻址；以及

多个块解码器，所述多个块解码器联接至所述多个块，并且所述多个块解码器中的每个块解码器被指派至对应的存储器单元块，其中，所述多个块解码器中的至少二个块解码器能够同时接通多个块中的多条字线。

10.如权利要求9所述的装置，其中，所述多个块排列成阵列，其中，每个块包含多个闪速存储器单元串。

11.如权利要求9所述的装置，其中，所述装置还包括联接至多个闪速存储器串的多个电容器。

12.如权利要求9所述的装置，其中，所述闪速存储器单元是基于NAND的闪速存储器单元。

13.如权利要求9所述的装置，其中，所述闪速存储器单元是基于p-沟道金属氧化物半导体PMOS的闪速存储器单元。

14.如权利要求9所述的装置，所述装置还包括多个块解码器使能BDE线，其中，所述多条BDE线中的每条BDE线被指派至多个块解码器中的一个块解码器，以驱动所述一组WL，其中，BDE线与其他BDE线独立地被激活。

15.一种将信息储存在非易失性存储器装置的方法，该方法包括以下步骤：

在第一时钟周期期间激活第一漏极选择栅DSG信号；

响应于第一DSG信号的激活，从位线BL加载第一数据至第一块的非易失性存储器页；

在第二时钟周期期间将第一组字线WL中的一条WL驱动至所选择的电压，以允许将所述第一数据写入所述第一块的该非易失性存储器页中的非易失性存储器单元；

在第三时钟周期期间解激活所述第一DSG信号并且激活第二DSG信号；

响应于该第二DSG信号的激活，从所述BL加载第二数据至第二块的非易失性存储器页；以及

在第一组WL中的所述一条WL处于所述所选择的电压的同时，在第四时钟周期期间将第二组WL中的一条WL驱动至所述所选择的电压，以允许将该第二数据写入所述第二块的所述非易失性存储器页中的非易失性存储器单元。

16.如权利要求15所述的方法，所述方法还包括：

在第五时钟周期期间解激活所述第二DSG信号并且激活第三DSG信号；以及

响应于该第三DSG信号的激活，从所述BL加载第三数据至第三块的非易失性存储器页。

17.如权利要求16所述的方法，所述方法还包括：在所述第一组WL中的所述一条WL以及所述第二组WL中的所述一条WL处于所述所选择的电压的同时，在第六时钟周期期间，将第三组WL中的一条WL驱动至所述所选择的电压，以允许将所述第三数据写入所述第三块的所述非易失性存储器页中的非易失性存储器单元。

18.如权利要求15所述的方法，其中，激活第一漏极选择栅DSG信号的步骤包括：

在第一源线上驱动高电压达多个时钟周期；以及

在第一源极选择栅上维持低电压达多个时钟周期。

19.如权利要求15所述的方法，其中，从所述BL加载第一数据至第一存储器块的所述非易失性存储器页的步骤包括从所述BL推送数据至组织成串的多个NAND非易失性存储器单元。

20.如权利要求15所述的方法，其中，从所述BL加载第一数据至第一存储器块的所述非易失性存储器页的步骤包括从所述BL推送数据至组织成串的多个基于金属氧化物半导体PMOS的非易失性存储器单元。