CN1067819C - 用于游程长度受限码数据的编码和解码的装置 - Google Patents

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Abstract

一游程长度受限码数据的编码和解码设备，将数据按d，k，m，n条件编码为游程长度受限RLL码数据以调制输入数据并解码该调制数据，其中d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码比特数，包括：查对表，用于将输入比特码数据编码；后期编码装置；预解码装置，用于按最小游程长度条件来解码n-比特传输码数据为r-比特码数据；和一个查对表，用于将解码的r-比特码数据解码为原始m-比特码数据。

Description

用于游程长度受限码数据的编码和解码的设备
本发明涉及编码和解码游程长度受限(RLL)码数据的设备，更具体地涉及一种编码和解码设备，它通过将输入数据编码为游程长度受限(RLL)码数据来调制输入数据并解码该调制的RLL码数据，由此传输码长按照最小游程长度条件被缩短了，因此，编码和解码RLL码数据所需的存贮规模(size)可减小。
在一般设备中，视频和音频信号的传输/接收是如此完成的：转换该视频和音频信号为数字信号，对转换的信号进行信源(source)编码或信道编码，传送该编码的信号或在磁介质或光介质上存贮该编码的信号，然后用信源解码或信道解码来重现该传送的或存贮的信号。
信源编码是通过去掉信源数据中的冗余来压缩信源数据规模的方法，而信道编码是相对于差错出现在信道上，通过增加冗余到数据中而增加系统的可靠性的方法。这样的信道编码也被称为调制。
在数字数据的信道编码方法中，用RLL码方法编码的数据(下面称为“RLL码数据”)满足(d,k,m,n)条件。这儿，d为连续0的最小游程长度(下面称最小游程长度)，k为连续0的最大游程长度(下面称为最大游程长度)，m为输入到编码器的数据的比特数(下面称为输入码的比特数)，n为调制传输码数据的比特数(下面称为传输码的比特数)。
这种RLL码数据也被称为“(d,k)被限制的RLL码数据”，因为其连续零数目被限制为不小于d而不大于k。
用于调制输入m比特数据为n比特RLL数据的编码器满足(d,k,m,n)条件，用于解调传送的码数据的解码器通常采用由查对表构成的ROM。
编码效率通常用m/n表示，m和n的值越大，在相同(d,k)条件下，效率越高。这是因为能出现的码种以2的平方比率(rate of the square)增加，满足(d,k)条件的码数随m和n的增加相应增加。
但是，当RLL码数据的m和n值增加时，解码器的查对表规模按2的平方比率增加。即，当输入到解码器的传输码数据的字长n1-比特1-比特增加时，解码器的查对表规模成倍增加。
在编码器的情况，因为查对表的输出数据的比特数以n值线性增加，所以其所用的存贮器的结构变得复杂。
例如，在转换输入的8-比特数据为16-比特信道数据时，用于编码器中的查对表的存贮规模至少需要28×16比特，而用于解码器中的查对表的存贮器规模相应需要216×8比特。
本发明的目的是提供一种解码设备，用于对RLL码数据进行解码，在具体解码传输码之前，它采用预解码，以按照最小游程长度条件来缩短传输码数据的字长，因此解码RLL码数据所需的存贮器规模可减小。
本发明的另一目的是提供一种编码设备，用于RLL码数据的编码，在实际编码输入的码数据之前，它采用后期编码(post encoding)，以使输入数据的字长短于按照最小游程长度条件的传输码数据的字长，因此用于解码RLL码数据所需的存贮器规模可减少。
为达到上述目的，按照本发明的游程长度受限(RLL)码数据的解码设备，该RLL码满足(d,k,m,n)条件，其中d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码数据的比特数，所述解码设备包括：
预解码装置，用于按照最小游程长度条件将输入的并行n-比特传输码数据解码为r-比特码数据，其中r不小于m而小于n；和
解码装置，用于将所述r-比特码数据解码成m比特码数据。
为达到上述另一目的，按照本发明的用于游程长度受限(RLL)码数据的编码设备，该RLL码满足(d,k,m,n)条件，其中d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码的比特数，所述编码设备包括：
编码装置，用于将输入的并行m-比特码数据编码为r-比特码数据，其中r不小于m而小于n；
后期编码(post-encoding)装置，用于按照最小游程长度条件将该编码的r-比特码数据编码为n-比特传输码。
通过结合附图对本发明的最佳实施例进行描述，本发明的上述目的和优点将更为清楚。
图1是按照本发明的用于RLL码数据的解码设备的方框图；
图2是按照本发明解码设备的实施例的(2,12,8,15)码数据的方框图；
图3是图2中3至2变换器的详细电路图；
图4是按照本发明解码器另一实施例，用于EFM码数据的方框图；
图5是按照本发明解码设备其它另一个实施例，用于(2,10,8,16)码数据的方框图；
图6是图4所示5至3变换器的详细电路图；
图7是按照本发明的、用于RLL码数据的编码设备的方框图；
图8是按照本发明一个实施例的、用于(2,12,8,15)码数据的编码设备的方框图；和
图9是图8所示2至3变换器的详细电路图。
首先，下面将描述按照本发明的预解码器的特征，它用于按照最小游程长度条件来减少输入传输码数据的比特数。
(d,k)-被限制的RLL码数据在两个邻近的1之间所具有的0数不小于d并不大于k。
最小游程长度条件d不仅在本发明中考虑，而且输入数据的字长可通过使用变换器以表1所示的比率而减少。
这是因为d中的0数必须在两个邻近1之间，而满足(d,k)条件的实际数据数在选择了比特区间时是受限制的。
当d等于2时，在连续3比特数据情况下，除“000”、“001”、“010”、“100”、四种数据之外，所有数据种类都不能产生，因为它们都不满足最小游程长度d条件。因此，当d为2时，用于RLL编码数据的解码设备采用预解码器，用于分配输入数据为3比特的输入单元、转换该3比特数据为2比特数据，即“000”为“00”、“001”为“01”、“010”为“10”以及“100”为“11”，并解码该2比特的数据，以及一个查对表，用于解码该预解码器的输出为原始的m-比特数据，如此，用于解码设备的查对表的规模就可以减小。
表1
  最小d 输入字长n 输出字长i 降低比率
    1     4     3    3/4
    2     3     2    2/3
    3     5    3     3/5
    4     6    3     1/2
    5     9    4     4/9
    6     10    4     2/5
    7     11    4     4/11
    8     12    4     1/3
    9     16    5     5/16
    10     17    5     5/17
    11     18    5     1/18
    12     19    5     5/19
    13     20    5     1/4
    14     21    5     5/21
    15     22    5     5/22
    16     23    5     5/23
    17     24    5     5/24
    18     25    5     1/5
预解码器的转换比率由最小游程长度条件确定。表1示出了满足d条件的最有效的变换。这儿，只要d值增加，该预解码器的效率就增加，因为随着d值的增加可能出现的数据种类减少。
而且，所需的预解码器将会简化，因为预解码器是一种减少查对表规模的装置。因为预解码器的复杂性直接与其输入的比特数相关，它最好是采用具有大下降比率、输入比特数尽可能少的变换器。表1是按该观点构成的。
即，表1显示了可有效减少输入比特数的变换器的输入字长n，其输出字长j，及输出字长j与输入字长i的比率。
按照传输码数据的预定最小游程长度d，通过在表1所述变换器中选择最小游程长度不大于d的变换器，该传输码的字长可以缩短。例如，当d为4时，具有6至3、5至3、3至2或4至3这些减少比率的变换器可以采用。而且用尽可能简单构成的变换器组合会更有效地减少传输码数据的字长。
下面将描述按照本发明的用于RLL编码数据的解码和编码设备。
图1是按照本发明的用于RLL编码数据的解码设备的方框图。在图1中所描述的串-并(下面称为S/P)转换器10转换串行的n-比特RLL码数据为并行的n-比特RLL码数据。用于从频道传输的或从记录介质上重现的数据中检测信号序列的检测器可放置在S/P转换器10之前。而且，用于转换NRZI数据为其原始的NRA数据的NRA(不回到零)转换器也可放置在系统中的S/P转换器10之前，以在由NRZI(不归零转换)的脉宽调制的状态下完成记录操作。
按照最小游程长度条件，由表1所述最有效变换器组合而成的预解码器20将并行的n-比特传输编码数据转换成并行的r比特编码数据，其中r小于n(下面称为r比特)。
查对表30(下面称为“LUT”)，其比特规模为2r×m比特，它接收并行的r比特数据，将它解码为m比特的解码数据，以输出，其比特数与其原始输入码的比特数相同。
图2，作为按照本发明解码设备的实施例，为(2、12、8、15)编码数据的解码设备的方框图。在图2中，S/P转换器10转换编码的串行15-比特传输码为并行的传输码数据。
预解码器20采用五个3至2变换器21至25将并行的的15比特传输码数据变换为10比特的码数据。这儿，预解码器20由多个变换器组合而成，以至每个变换器的输出字长j之和被减小了，每个变换器的输入字长之和最接近传输码数据的比特数n，即等于或小于n。
如果每个构成预解码器的变换器的输入字长之和小于n，没有进入预解码器20的其它比特直接传送到LUT30。
而且，在相同下降比率的情况，具有小的输入字长i的变换器更有效地减少预解码器的硬件规模。即，输入字长i值是确定构成预解码器的电路规模的参数。另一方面，当下降比率相同，变换器的输入字长i越小，该变换器的电路规模也就越小。比如，两个3至2变换器的硬件小于一个6至4变换器的硬件值。
预解码器20的另一个例子如图2所示，它可由两个6至4变换器或四个3至2变换器构成，但由那构成的电路比由这构成的电路复杂。
LUT30通过21至25从五个3至2变换器接收五个2比特编码数据，并解码该五个2比特编码数据为10比特编码数据以输出。
(2、12、8、15)码数据的传输码的字长为15。当该15比特的数据用LUT解码时，在常规的解码中，解码所需的LUT存贮器规模为215×8比特。在本发明中，因为通过五个3至2变换器21至25输入到LUT30的数据输入的字长度如表1所述为10比特，它比现有技术减少了5比特，所以LUT的规模比现有技术相比减少1/32。
图3是一个图2所述3至2变换器的详细方框图。作为本发明的实施例，图3中的该3至2变换器由采用两个“或门”G1和G2的简单逻辑电路构成。但是当变换条件改变时，其电路也可改变且3至2变换器也可由查对表构成。
按照图3，“或门”G1对(MSB)和在从n比特传输码分配而来的3-比特码中的第二有效位进行逻辑求和，并输出其结果，作为最高有效位(MSB)。
“或门”G2对最高有效位(MSB)和3-比特码(从n-比特传输码分配而来)中最低有效位进行逻辑求和，并输出其结果，作为最低有效位(LSB)。
表2显示了图3所述3至2变换器的码变换。
表2
    信道数据 预解码器输出
     000      00
     001      01
     010      10
     100      11
    其它     xxx
作为本发明的另一个实施例，图4为EFM码的解码设备的方框图，其中与图2相同的标号具有相同的形式。
用于CD(compact disc)的EMF(八至十四调制)码具有如此条件：d=2,k=10,m=8,n=14，它也被称为(2,10)码。
S/P转换器10将串行14-比特传输码转换成并行的14-比特传输码。
通过四个3至2变换器21至24，预解码器20只将从S/P转换器10输出的该并行传输码的14-比特中的12-比特转换为8比特码，并将其余的2-比特数据不经变换就直接传送到LUT30。
LUT30从预解码器20接收其输出的8-比特码数据，并从S/P转换器10而不经过预解码器20直接接收2-比特数据，然后输出原始的8-比特的解码数据。
这儿，用于EFM码的传输码的字长为14-比特。当按照现有技术用LUT而未用预解码器解码该14-比特码数据时，需要214×8比特的存贮器规模。但是，按照本发明，LUT的规模可减少1/16，因为通过采用多个3至2变换器21至24,LUT30的输入字长变为10-比特，比现有技术减少了4比特。
作为按照本发明的解码设备的另一个实施例，图5是(2,10,8,16)码数据解码设备的方框图，其中与图2相同的标号具有相同的形式。
按照图5,S/P转换器10将串行编码的16-比特传输码数据转换成并行的16-比特传输码数据。
采用三个3至2变换器21至23和一个5至3变换器27，预解码器20只将从S/P/转换器10输出的并行传输码数据的16-比特中的14-比转转换为9-比特码数据，并直接将其余的2-比特传输码数据不通过变换器传送到LUT30。
LUT30接收从预解码器20输出的9比特码数据和从S/P转换器10直接输出而不经预解码器20的2-比特传输码数据，然后输出原始8-比特的解码数据。
这儿，用于(2,12,8,16)码的传输码的字长为16-比特。当按照现有技术用LUT不用预解码器解码该16-比特码数据时，需要216×8比特的存贮器规模。但是，按照本发明，LUT的规模可减少1/32，因为通过采用多个变换器21至23和27,LUT30的输入字长变为11-比特，比现有技术减少了5比特。
图6为图5所示5至3变换器的详细方框图，它由多个“或门”G11至G13构成。
按照图6，“或门”G11对MSB和5-比特传输码数据(由16-比特传输码数据分配而来)的第二较低比特进行求和，然后，输出其结果，作为3-比特码数据的第二比特用于输出。“或门”G12对MSB和5-比特传输码数据的第二较高比特进行逻辑求和。“或门”G13对5-比特传输码数据的第三较低比特和“或门”G12的输出进行逻辑求和，然后输出其结果，作为3-比特码数据的MSB用于输出。5-比特传输码数据的LSB被直接输出，作为输出3-比特码数据的LSB。
图6所示5至3变换器的码变换在下面的表3中描述。
表3
    信道数据 预解码器输出
    00000     000
    00001     001
    00010     010
    00100     100
    01000     101
    10000     110
    10001     111
    其它     xxxxx
就是说，表2和表3分别显示了用于d=2时的3至2变换器的码变换和用于d=3的5至3变换器。这儿，变换器可由图3和6所示的逻辑电路构成，或可由查对表这样的存贮器构成。
如上所述，因为位于RLL码两个邻近1之间的0数目是被限制的，具有变换器的输入字长度i的该码中，如表2和表3所示，只有一部分能用。
而且，在表1至3所示的变换器按照相反的条件可用于编码器。
图7是按照本发明数据编码设备的方框图。
按照图7,S/P转换器110将输入的串行m-比特数据转换成并行m-比特数据。LUT120，其比特规模为2m×r比特，接收并行的m-比特输入码数据并输出r-比特编码的数据，其中r大于m但小n。
后期-编码器post-encoder130将该编码的r-比特数据转换成n-比特信道码数据，以满足RLL条件。通过信道或将其记录在介质上，P/S转换器140将并行的n-比特信道码数据转换成串行的n-比特传输码数据。
尽管未在图7中描述，在P/S转换器140之后，也可有NRZI转换器、均衡器(equalizer)或记录放大器等等。
作为按照本发明的编码设备的实施例，图8显示了(2,12,8,15)码数据的编码设备的方框图，下面将结合图9来描述它。
按照图8,S/P转换器110将串行的8-比特码数据转换成并行的8-比特码数据，然后将该串行的8比特码数据传达到LUT120。
LUT120接收该并行的8-比特数据并输出10-比特码数据。例如，当输入到LUT120的并行8-比特数据满足(d,k,m,n)=(2,12,8,15)为XXXXXXXX时，假设编码的RLL传输输出数据为“000100010001001”,LUT120如此构成，以LUT120的输出变成10-比特的“0011100101”，用于在后期-编码器130中，2-比特接2-比特地传送到五个2至3变换器131至135，而不是直接输出的15-比特“000100010001001”。
这儿，该2至3变换器的变换表按照表2的相反格式而构成，其中表2中的每个输入和输出分别交换，该2至3变换器也可由图9所示的简单逻辑电路来构成。
按照图9，“与门”G31逻辑地产生从LUT120传送来的2-比特数据的每个比特，即MSB和LSB，然后输出其结果，作为输出的3-比特码数据的MSB。“与门”G33逻辑“与”反向器G32的输出，(反相“与门”G31的输出)和从LUT120传送来的2比特数据的MSB，然后输出其结果，作为输出的3-比特数据的LSB。
这儿，类似于解码设备，如果码的变换方法改变了，则编码设备中的变换电路也要改变。而且，本技术领域普通专业人员很清楚，变换器也可由查对表而不是逻辑电路来构成。
后期-编码器130将从LUT120传送来的10-比特码数据编码成15-比特传输码数据如“000100010001001”，然后传送该15-比特码数据到P/S转换器140，以最终输出。
即在上述情况，当按照现有技术的编码设备需要具有8-比特输入和15-比特输出的查对表时，而按照本发明的编码设备利用后期编码器，它由多个与3至2变换器相反的、满足(d,k,m，n)条件的2至3变换器构成，对于查对具有相对于8-比特输入的10-比特输出而言，查对表的规模比现有技术可减少三分之二。
本发明可广泛地用于数字传输设备，特别是用于磁记录设备和光记录-重现设备。
如上所述，通过按照最小游程长度条件来缩短码长度，本发明可减少编码或解码RLL码数据所需的存贮器规模。

Claims (27)

1、一种用于游程长度受限RLL码数据的解码设备，该RLL码数据满足d,k,m,n条件，其中d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码数据的比特数，所说解码设备包括：
预解码装置，用于按照所说最小游程长度条件将输入的并行n-比特传输码数据解码为r-比特码数据，其中r不小于m而小于n；和
解码装置，用于将所述r-比特码数据解码成m比特码数据。
2、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置包括至少一个变换器，按照所说最小游程长度条件，它能将输入字长减小为表1所示的输出字长。
表1   最小d     输入字长n  输出字长i     降低比率     1         4      3        3/4     2         3      2        2/3     3         5      3        3/5     4         6      3        1/2     5         9      4        4/9     6         10      4        2/5     7         11      4        4/11     8         12      4        1/3     9         16      5        5/16     10         17      5        5/17     11         18      5        1/18     12         19      5        5/19     13         20      5        1/4     14         21      5        5/21     15         22      5        5/22     16         23      5        5/23     17         24      5        5/24     18         25      5        1/5
3、按照权利要求2的用于游程长度受限RLL码数据的解码设备，其中，所说变换器由逻辑电路构成。
4、按照权利要求2的用于游程长度受限RLL码数据的解码设备，其中，所说变换器由查对表构成。
5、按照权利要求2的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置由多个变换器组合构成，每个变换器的输出字长之和可减至最小。
6、按照权利要求2的用于游程长度受限RLL码数据的解码设备，其中，当所述降低比率相同时，采用输入字长更短的多个变换器的组合来构成所述预解码器。
7、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，进一步包括转换装置，用于将输入的n-比特串行传输码数据转换为n-比特的并行传输码数据，并将该转换的数据传送到所说预解码装置。
8、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，所说解码装置包括2r×m比特规模的查对表。
9、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，满足d,k,m,n条件的所说RLL码是2,12,8,15。
10、按照权利要求9的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置包括多个3至2变换器。
11、按照权利要求10的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置将传输码数据的字长从15-比特减少到到10-比特。
12、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，满足d,k,m,n条件的所说RLL码是象2,10,8,14这样的八至十四调制码数据。
13、按照权利要求12的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置包括多个3至2变换器。
14、按照权利要求13的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置将传输码数据的字长从14-比特减少为9-比特。
15、按照权利要求1的用于游程长度受限RLL码数据的解码设备，其中，满足d,k,m,n条件的所说RLL码数据是2,10,8,16。
16、按照权利要求15的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置由多个3至2变换器和一个5至3变换器构成。
17、按照权利要求16的用于游程长度受限RLL码数据的解码设备，其中，所说预解码装置将传输码数据的字长从16-比特减少到11-比特。
18、一种用于游程长度受限RLL码数据的编码设备，该RLL码数据满足d,k,m,n条件，其中d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码数据的比特数，该编码设备包括：
编码装置，用于将输入的并行m-比特码数据编码为r-比特码数据，其中r不小于m而小于n；
后期编码装置，用于按照最小游程长度条件将该编码的r-比特码数据编码为n-比特传输码数据。
19、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，所说的编码装置由2m×r比特的查对表构成。
20、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，所说后期编码装置至少由一个变换器构成，按照所说最小游程长度条件，其输入字长和输出字长分别变为表1所示输入和输出变换的值。
表1  最小d 输入字长n 输出字长i 降低比率     1     4     3    3/4     2     3     2    2/3     3     5     3    3/5     4     6     3    1/2     5     9     4    4/9     6     10     4    2/5     7     11     4    4/11     8     12     4    1/3     9     16     5    5/16     10     17     5    5/17     11     18     5    1/18     12     19     5    5/19     13     20     5    1/4     14     21     5    5/21     15     22     5    5/22     16     23     5    5/23
17 24 5 5/24 18 25 5 1/5
21、按照权利要求20的用于游程长度受限RLL码数据的编码设备，其中，所说变换器由逻辑电路构成。
22、按照权利要求20的用于游程长度受限RLL码数据的编码设备，其中，所说变换器由查对表构成。
23、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，满足d,k,m,n条件的所说RLL码数据是2,12,8,15。
24、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，满足d,k,m,n条件的所说RLL码数据是2,10,8,14。
25、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，满足d,k,m,n条件的所说RLL码数据是2,10,8,16。
26、按照权利要求18的用于游程长度受限RLL码数据的编码设备，其中，所说设备进一步包括：
第一个转换装置，用于将输入的串行m-比特码数据转换为并行的m-比特码数据，然后将该转换的并行m-比特码数据传送到所说编码装置；
第二个转换装置，用于将从所说后期编码装置传送的并行n-比特传输码数据转换为串行的n-比特传输码数据。
27、一种用于游程长度受限RLL码数据的编码和解码设备，满足d,k,m,n条件，其中，d为最小游程长度，k为最大游程长度，m为输入码数据的比特数，n为传输码数据的比特数，该设备包括：
编码装置，用于将输入的并行m-比特码数据编码为r-比特码数据，其中r不小于m而小于n；
后期编码装置，用于将所说r-比特码数据编码为n-比特传输码数据。
预解码装置，用于按照所说最小游程长度条件来解码所说n-比特传输码数据为所说r-比特码数据；和
解码装置，用于将所说解码的r-比特码数据解码为所说原始m-比特码数据。
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