CN106656118A - 一种获取光子到达探测器时间的电路及探测器 - Google Patents

Abstract

本发明提供一种获取光子到达探测器时间的电路及探测器，其中电路包括：第一比较器、第二比较器和时间确定芯片；第一比较器的第一输入端和第二比较器的第一输入端均连接输入信号，第一比较器的第二输入端连接第一电压阈值，第二比较器的第二输入端连接第二电压阈值，第一电压阈值大于第二电压阈值；第一比较器的输出端连接时间确定芯片的第一管脚，第二比较器的输出端连接时间确定芯片的第二管脚，时间确定芯片的时钟端连接同步时间信号；时间确定芯片，用于在同步时间信号下对第一比较器的输出信号和第二比较器的输出信号进行逻辑运算获得时间信息。能够准确获取光子到达探测器的时间，而且成本较低，电路体积小。

Description

一种获取光子到达探测器时间的电路及探测器

技术领域

本发明涉及医疗设备技术领域，尤其涉及一种获取光子到达探测器时间的电路及探测器。

背景技术

在正电子发射型计算机断层显像(PET，Positron Emission ComputedTomography)系统中，注入体内的放射性核素所发射出的正电子在人体内移动大约lmm后将会与人体内的负电子结合发生湮灭辐射，正负电子湮灭时产生两个能量相同(511keV)但方向相反的γ光子。如图1所示为正电子湮灭过程示意图。

这两个方向相反的γ光子用相对放置的两个探测器来测量。由于两个γ光子在人体内的路径不同，到达两个探测器的时间也有一定差别，如果在规定的时间窗内，探测器系统探测到两个互成180度的γ光子，则这个事件被称之为符合事件。通过对符合事件进行处理及计算，最终形成诊断需要的PET图像。

在新型的飞行时间(TOF，Time of Flight)的PET中，两个湮灭辐射的γ光子到达探测器的时间可被测量和记录，利用两个光子到达探测器的时间差，来确定湮灭辐射的位置。

现有技术中，利用延迟芯片和时间数字转换器来获取光子到达探测器的时间信息，但是，这两个独立的芯片价格比较昂贵，而且所占用的电路面积比较大。如果一个芯片故障，将导致不能准确获得光子到达探测器的时间。

发明内容

为了解决现有技术中存在的以上技术问题，本发明提供一种获取光子到达探测器时间的电路及探测器，能够准确获取光子到达探测器的时间，而且成本较低。

本发明实施例提供一种获取光子到达探测器时间的电路，包括：第一比较器、第二比较器和时间确定芯片；

所述第一比较器的第一输入端和第二比较器的第一输入端均连接输入信号，所述第一比较器的第二输入端连接第一电压阈值，所述第二比较器的第二输入端连接第二电压阈值，所述第一电压阈值大于所述第二电压阈值；

所述第一比较器的输出端连接时间确定芯片的第一管脚，所述第二比较器的输出端连接所述时间确定芯片的第二管脚，所述时间确定芯片的时钟端连接同步时间信号；

所述时间确定芯片，用于在所述同步时间信号下对所述第一比较器的输出信号和第二比较器的输出信号进行逻辑运算获得时间信息。

优选地，所述时间确定芯片为现场可编程门阵列FPGA。

优选地，所述时间确定芯片包括：与门、第一D触发器和以下至少两个用于实现延时的D触发器：第二D触发器和第三D触发器；

所述第一比较器的输出端连接所述第二D触发器的D输入端，所述第二D触发器的输出端连接所述第三D触发器的D输入端；

所述第三D触发器的输出端连接所述第一D触发器的重置端，所述第一比较器的输出端连接所述第一D触发器的时钟端；所述第一D触发器的D输入端连接高电平；

所述第二D触发器和第三D触发器的时钟端均连接同步时钟信号；

所述第二比较器的输出端连接所述与门的第一输入端，所述第一D触发器的输出端连接所述与门的第二输入端；

所述与门的输出信号作为所述时间信息。

优选地，所述第一D触发器、第二D触发器和第三D触发器的触发方式为上升沿触发。

优选地，所述第一比较器和第二比较器由现场可编程门阵列FPGA实现。

优选地，所述第一比较器的第一输入端为正相输入端，所述第一比较器的第二输入端为反相输入端；所述第二比较器的第一输入端为正相输入端，所述第二比较器的第二输入端为反相输入端。

本发明实施例提供一种探测器，包括所述的获取光子到达探测器时间的电路。

与现有技术相比，本发明至少具有以下优点：

时间确定芯片在同步时间信号下，利用D触发器对所述第一比较器的输出信号进行延迟，使延迟后的第一比较器的输出信号和第二比较器的输出信号同步，并对同步后的第一比较器的输出信号和第二比较器的输出信号进行“与”运算获得时间信息。现有技术中是利用延迟芯片进行延迟，利用时间数字转换器获得时间信息，本实施例中利用一个时间确定芯片通过逻辑运算就可以获得时间信息，节省了硬件成本和电路的空间，另外，由于第一比较器和第二比较器的输出信号直接输入该时间确定芯片，即使光电子脉冲信号的上升沿存在干扰信号，也不影响获取时间的精确度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为正电子湮灭过程示意图；

图2为现有技术提供的获取时间的电路；

图3为Vth和Vtl的示意图；

图4为Sin存在干扰时的波形图；

图5为本发明提供的获取光子到达探测器时间的电路实施例一示意图；

图6为本发明提供的时间确定芯片的示意图；

图7为图5和图6对应的时序图。

具体实施方式

现有技术中，为了获得γ光子到达探测器的时间，利用图2所示的获取时间的电路来实现。下面结合图2详细描述现有技术中获取光子到达探测器的时间的原理。

输入信号Sin同时输入两个比较器U2和U3的第一输入端，其中U2的第二输入端2连接第一电压阈值Vth，U3的第二输入端2连接第二电压阈值Vtl，Sin、Vth和Vtl的示意图参见图3所示。

由于Vtl小于Vth，因此，U3先输出高电平，U2后输出高电平，在U3的输出端连接延迟芯片U4。U4的输入端连接D触发器U1的时钟CLK端，U2的输出端连接D触发器U1的D。

当D触发器U1输出高电平时，判断为有效事件，此时D触发器U1输出脉冲信号给时间数字转换器(TDC，Time-to-Digital Converter)U5和FPGA芯片U6。

U5用于获取时间信息，U6用于产生逻辑复位信号给D触发器U1复位，使下一有效事件能够到达。同时，U6还用于读取U5的时间信息并上传给上位机。

但是，时间信息经过U4延时和U1锁存，两个分立器件会产生时间误差，从而影响获得的时间的精度。同时由于U4的存在会造成如图4所示的干扰信号。该干扰信号会导致U3输出高电平，误认为这是一个有效事件。U4的延时时间越长，造成这种误判的可能性会越大。另外，延迟芯片U4和时间数字转换器芯片的价格也比较昂贵。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图5，提供的获取光子到达探测器时间的电路实施例一示意图。

本实施例提供的获取光子到达探测器时间的电路，包括：第一比较器U8、第二比较器U9和时间确定芯片U12；

所述第一比较器U8的第一输入端和第二比较器U9的第一输入端均连接输入信号，所述第一比较器U8的第二输入端连接第一电压阈值Vth，所述第二比较器U9的第二输入端连接第二电压阈值Vtl，所述第一电压阈值Vth大于所述第二电压阈值Vtl；

输入信号为光电子脉冲信号，该信号存在上升沿，因此，该信号首先会超过第二电压阈值Vtl，即第二比较器U9先被触发，随后上升沿会达到第一电压阈值Vth，即第一比较器U8被触发。第二电压阈值Vtl用于光电子脉冲前沿时刻的甄别。第一电压阈值Vth用于滤除低能和噪声。

所述第一比较器U8的输出端连接时间确定芯片U12的第一管脚，所述第二比较器U9的输出端连接所述时间确定芯片U12的第二管脚，所述时间确定芯片的时钟端连接同步时间信号；

所述时间确定芯片U12，用于在所述同步时间信号下对所述第一比较器U8的输出信号和第二比较器U9的输出信号进行逻辑运算获得时间信息。

其中，所述时间确定芯片U12具体可以用于：在所述同步时间信号下，利用D触发器对所述第一比较器U8的输出信号进行延迟，使延迟后的第一比较器U8的输出信号和第二比较器U9的输出信号同步，并对同步后的第一比较器U8的输出信号和第二比较器U9的输出信号进行“与”运算获得时间信息。

需要说明的是，所述第一比较器U8的第一输入端为正相输入端，所述第一比较器U8的第二输入端为反相输入端；所述第二比较器U9的第一输入端为正相输入端，所述第二比较器U9的第二输入端为反相输入端。这样可以保证当比较器的输入信号大于电压阈值时，比较器输出高电平。

可以理解的是，现有技术中是利用延迟芯片进行延迟，利用时间数字转换器获得时间信息，本实施例中利用一个时间确定芯片通过逻辑运算就可以获得时间信息，节省了硬件成本和电路的空间，另外，由于第一比较器和第二比较器的输出信号直接输入该时间确定芯片，即使光电子脉冲信号的上升沿存在干扰信号，也不影响获取的时间的精确度。

下面结合具体实例对本发明提供的方案进行进一步介绍。可以理解的是，本发明提供的时间确定芯片U12可以由现场可编程门阵列(FPGA，Field Programmable GateArray)来实现。这样本实施例可以由FPGA一个芯片完成延迟和时间确定两个功能，而现有技术中需要延迟芯片时间数字转换器两个分立器件才能实现。因此，本实施例可以节省硬件成本和电路板的空间。

参见图6，为本发明提供的时间确定芯片的示意图。

图6中的U8和U9为图5中U8和U9的输出端。

本实施例提供的时间确定芯片包括：与门LE～0、第一D触发器tLe和以下至少两个用于实现延时的D触发器：第二D触发器和第三D触发器；

需要说明的是，第二D触发器和第三D触发器用于实现延时，用于延时的D触发器的个数可以实际需要延时的时间来选择，不局限于选择两个D触发器，如图6所示，用于延时的D触发器为6个，即t[5:0]。6个D触发器级联实现延时的功能，即前一个D触发器的输出端连接下一个D触发器的输入端。所有D触发器的时钟端连接同一个时钟信号。

所述第一比较器U8的第一输入端和第二比较器U9的第一输入端均连接输入信号Sin，所述第一比较器U8的第二输入端连接第一电压阈值Vth，所述第二比较器U9的第二输入端连接第二电压阈值Vtl，所述第一电压阈值Vth大于所述第二电压阈值Vtl；

以下第二D触发器用t[0]表示，第三D触发器用t[1]表示。

所述第一比较器U8的输出端连接所述第二D触发器t[0]的D输入端，所述第二D触发器t[0]的输出端连接所述第三D触发器t[1]的D输入端；

所述第三D触发器t[1]输出端连接所述第一D触发器tLe的重置端，所述第一比较器U8的输出端连接所述第一D触发器tLe的时钟端；所述第一D触发器tLe的D输入端连接高电平；

所述第二D触发器t[0]和第三D触发器t[1]的时钟端均连接同步时钟信号clk；

需要说明的是，同步时钟信号clk是PET系统中的时钟信号，由于PET系统包括多个探测器，多个探测器的时钟信号需要同步，由PET系统提供统一的同步时钟信号clk。

所述第二比较器U9的输出端连接所述与门LE～0的第一输入端，所述第一D触发器tLe的输出端连接所述与门LE～0的第二输入端；

所述与门LE～0的输出信号作为有效事件的锁存信号。

下面说明图5和图6的工作原理。

只有U8和U9同时输出高电平，才认为是一个有效事件。但是由于Sin上升沿斜率的存在，U8输出高电平的时间比U9输出高电平的时间晚，并且U8输出高电平的宽度小于U9输出高电平的宽度。确认有效事件后需要输出有效事件的锁存信号，直到读取完这次光电子脉冲信号对应的时间数据。这样可以避免Sin的下一个光电子脉冲进入。具体实现过程如下：

U8一旦输出高电平，则tLe的时钟端被高电平触发，由于tLe的D输入端一直连接高电平，因此，当tLe的时钟端被高电平触发时则输出端Q为高电平。tLe输出高电平的时间是一次有效事件的时间，一次有效事件的时间经过D触发器使用同步时钟clk进行延时。tLe输出信号和U9输出信号通过LE～0相与作为有效事件的锁存信号，以防止下一事件的到达，此时间应满足读取时间标定的信息，同时满足略小于U9的信号时间，以同时防止下一事件的不丢失。

为了进一步直观地了解本实施例提供的技术方案，下面结合时序图进行进一步的说明。

参见图7，该图为图5和图6对应的时序图。

可以看出，U9先于U8输出高电平，而且U9高电平结束的时间也比U8晚。经过级联的D触发器延迟以后，目的是把U8高电平的结束时间延迟到与U9同时结束。即t[5]的下降沿与U9的下降沿同步。

本实施例提供的获取光子到达探测器时间的电路，利用D触发器级联实现信号的延迟，这样节省了成本高的延迟芯片，并且利用与门实现有效事件的锁存，节省了成本高的时间数字转换器。同时D触发器和与门都可以利用FPGA来实现，这样利用FPGA直接对第一比较器和第二比较器的信号进行处理，而不是由延迟芯片和时间数字转换器两个分立器件进行延迟和锁存，由两个分立器件实现容易造成时间误差，影响时间精度。本实施例提供的电路可以保证获取有效事件的时间精度。

需要说明的是，第一比较器和第二比较器可以由普通的比较器来实现，也可以由FPGA来实现。当第一比较器和第二比较器由FPGA来实现时，更加节省了电路的硬件成本和空间，完全由FPGA一个芯片来实现即可。

随着FPGA技术的发展，越来越多的总线标准出现的引脚功能上。如

GTL+:Vref＝1.0V；

HSTL Class I:Vref＝0.75V；

HSTL Class III:Vref＝0.9V；

HSTL Class IV:Vref＝0.9V；

SSTL2Class I:Vref＝1.25V；

SSTL3Class I:Vref＝1.5V。

需要说明的是，GTL+、HSTL Class I、HSTL Class III、HSTL Class IV、SSTL2Class I和SSTL3Class I均为电平标准。

可以通过模拟信号偏移并放大的方法，来匹配管脚电平，利用FPGA实现比较器的功能。

例如：可以将模拟信号偏移0.95V，将信号接入到GTL管脚，替代Vtl比较器，同样再将模拟信号接入SSTL2管脚，替代Vth的比较器。相当于Vtl和Vth阈值分别为0.05V和0.3V。

基于以上实施例提供的获取光子到达探测器时间的电路，本发明还提供一种探测器，该探测器包括以上实施例所述的电路，可以准确获取光子到达探测器的时间。从而有效形成图像。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种获取光子到达探测器时间的电路，其特征在于，包括：第一比较器、第二比较器和时间确定芯片；

所述第一比较器的第一输入端和第二比较器的第一输入端均连接输入信号，所述第一比较器的第二输入端连接第一电压阈值，所述第二比较器的第二输入端连接第二电压阈值，所述第一电压阈值大于所述第二电压阈值；

所述第一比较器的输出端连接时间确定芯片的第一管脚，所述第二比较器的输出端连接所述时间确定芯片的第二管脚，所述时间确定芯片的时钟端连接同步时间信号；

所述时间确定芯片，用于在所述同步时间信号下对所述第一比较器的输出信号和第二比较器的输出信号进行逻辑运算获得时间信息。

2.根据权利要求1所述的获取光子到达探测器时间的电路，其特征在于，所述时间确定芯片为现场可编程门阵列FPGA。

3.根据权利要求2所述的获取光子到达探测器时间的电路，其特征在于，所述时间确定芯片包括：与门、第一D触发器和以下至少两个用于实现延时的D触发器：第二D触发器和第三D触发器；

所述第一比较器的输出端连接所述第二D触发器的D输入端，所述第二D触发器的输出端连接所述第三D触发器的D输入端；

所述第三D触发器的输出端连接所述第一D触发器的重置端，所述第一比较器的输出端连接所述第一D触发器的时钟端；所述第一D触发器的D输入端连接高电平；

所述第二D触发器和第三D触发器的时钟端均连接同步时钟信号；

所述第二比较器的输出端连接所述与门的第一输入端，所述第一D触发器的输出端连接所述与门的第二输入端；

所述与门的输出信号作为所述时间信息。

4.根据权利要求3所述的获取光子到达探测器时间的电路，其特征在于，所述第一D触发器、第二D触发器和第三D触发器的触发方式为上升沿触发。

5.根据权利要求1-4任一项所述的获取光子到达探测器时间的电路，其特征在于，所述第一比较器和第二比较器由现场可编程门阵列FPGA实现。

6.根据权利要求1所述的获取光子到达探测器时间的电路，其特征在于，所述第一比较器的第一输入端为正相输入端，所述第一比较器的第二输入端为反相输入端；所述第二比较器的第一输入端为正相输入端，所述第二比较器的第二输入端为反相输入端。

7.一种探测器，其特征在于，包括权利要求1-6任一项所述的获取光子到达探测器时间的电路。