CN112953502A - 提高时间信号的信噪比的方法、系统及计算机可读存储介质 - Google Patents
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Abstract
本发明提供了一种提高时间信号的信噪比的方法、系统及计算机可读存储介，将所述时间信号分两路分别传输至D触发器，D触发器的CLK端上输入的毛刺的高电平脉冲将不会被记录，从而不会被输出到Q,且CLR端的输出是低电平脉冲，直接清空，从而可以去除毛刺信号、筛除过低无意义的小信号，起到减少外部噪声的干扰、抑制时间通道上噪声的作用。
Description
技术领域
本发明涉及信号处理技术领域，尤其涉及一种提高时间信号的信噪比的方法、系统及计算机可读存储介质。
背景技术
SIPM的快速信号(Fast output)输出处理链路不够完善，Fast output是上升时间很快的模拟信号，硬件电路本身原因，如走线寄生电容，电感，各种噪声使得信号产生毛刺，信号过冲等，信号的信噪比降低，现有技术此方面有待提升。
发明内容
为了克服上述技术缺陷，本发明的目的在于提供一种可以去除快速信号尾部产生的毛刺信号、筛除过低无意义的小信号从而提高快信号的信噪比的时间信号的信噪比的方法、系统及计算机可读存储介质。
本发明公开了一种提高时间信号的信噪比的方法，包括如下步骤：所述时间信号分别经第一通道和第二通道内的比较器处理后产生高电平脉冲；经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器；所述D触发器的第一输出端将高电平脉冲依然输出为高电平脉冲，并记为输出信号，传输至处理器；所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器，同时触发将所述第一输出端的输出值清空。
优选地，所述经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器包括：所述第一通道产生的高电平脉冲经延迟后传输至D触发器，延迟时间为15-20ns。
优选地，所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器包括：该低电平脉冲经延迟后重新传输至所述D触发器。
优选地，所述时间信号为快速信号，所述高电平脉冲为正向脉冲信号。
本发明还公开了一种提高时间信号的信噪比的系统，包括D触发器，所述时间信号分别经第一通道和第二通道传输至所述D触发器的CLK端和D端；所述第一通道内设有低阈值比较器，所述第二通道内设有高阈值比较器，经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器；还包括FPGA模块，所述D触发器的第一输出端将高电平脉冲依然输出为高电平脉冲，并记为输出信号，传输至所述 FPGA模块；所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器的CLR端，同时所述CLR端触发将所述第一输出端的输出值清空。
优选地，所述第一通道内还设有第一延时模块，所述第一通道产生的高电平脉冲经所述第一延时模块的延迟后传输至D触发器的CLK端，所述第一延时模块的延迟时间为15-20ns。
优选地，还包括第二延时模块，所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲经所述第二延时模块的延迟后重新传输至所述D触发器的CLR 端。
本发明还公开了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一所述的方法的步骤。
采用了上述技术方案后，与现有技术相比，具有以下有益效果：
1.通过将所述时间信号分两路分别传输至D触发器，D触发器的CLK端上输入的毛刺的高电平脉冲将不会被记录，从而不会被输出到Q,且CLR端的输出是低电平脉冲，直接清空，从而可以去除毛刺信号、筛除过低无意义的小信号，起到减少外部噪声的干扰、抑制时间通道上噪声的作用。
附图说明
图1为本发明提供的提高时间信号的信噪比的系统的结构示意图。
具体实施方式
以下结合附图与具体实施例进一步阐述本发明的优点。
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。
参见附图1，本发明公开了一种提高时间信号的信噪比的方法，将时间信号分别经第一通道和第二通道内的比较器处理后产生正向脉冲，且该脉冲为高电平脉冲。将第二通道产生的高电平脉冲延时一段时间，使得同一时间输入的时间信号经第二通道产生的高电平脉冲比经第一通道产生的高电平脉冲先到达D触发器。D触发器的第一输出端Q将高电平脉冲依然输出为高电平脉冲，并记为输出信号，该输出信号为最后被传输至处理器进行后续的信号处理和使用的信号；D触发器的第二输出端
将高电平脉冲输出为低电平脉冲，且该低电平脉冲被重新传输至D触发器，触发将第一输出端Q的输出值清空，从而可以去除毛刺信号、筛除过低无意义的小信号，起到减少外部噪声的干扰、抑制时间通道上噪声的作用。
在本实施例中，时间信号的上升时间大约在50-60ns之间，故将第一通道产生的高电平脉冲延迟15-20ns后传输至D触发器，可使得第二通道产生的高电平脉冲比经第一通道产生的高电平脉冲先到达D触发器。
在其他实施例中，针对其他上升时间的时间信号，需相应调整延时时间，使得第二通道产生的高电平脉冲比经第一通道产生的高电平脉冲先到达D触发器的前提下，不会过多延误第一通道信号的传递。
本发明优选地应用于PRT探测器的时间信号的降噪，且该时间信号为快速信号，快速信号是检测时间分辨率的信号，时间分辨率直接关系到PET性能优劣，故提高RT探测器的快速信号的信噪比，可以直接正面影响PET的性能。
本发明还公开了一种提高时间信号的信噪比的系统，用于去除信号向下过冲产生的毛刺高电平和一些电平过低的杂乱的小信号，包括D触发器和FPGA模块，时间信号经 D触发器的筛选后得到一信噪比较高的高电平脉冲，该高电平脉冲传输至FPGA模块进行后续的信号处理和使用。
具体的，D触发器包括CLK端、CLR端、D端和两个输出端，设T0时刻在T1时刻之前，在T0时刻，时间信号分别经第一通道和第二通道传输至D触发器的CLK端和D 端，第一通道内设有低阈值比较器，第二通道内设有高阈值比较器，经第二通道产生的高电平脉冲比经第一通道产生的高电平脉冲先到达D触发器；在T1时刻，D触发器的第一输出端Q将高电平脉冲依然输出为高电平脉冲，并记为输出信号传输至FPGA模块； D触发器的第二输出端
将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至D 触发器的CLR端，同时CLR端触发将第一输出端Q的输出值清空，不受外部噪声的干扰，从而起到提高时间信号的信噪比的作用。
由于高阈值比较器产生的脉冲信号比低阈值比较器产生的脉冲信号要迟一些，为了使高阈值比较器产生的脉冲信号比低阈值比较器产生的脉冲信号先到达D触发器，所以在第一通道加入的第一延时模块，第一通道产生的高电平脉冲经第一延时模块的延迟后传输至D触发器的CLK端，第一延时模块的延迟时间被设置为15-20ns，最佳15ns。
较佳地，系统还包括第二延时模块，D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲经第二延时模块的延迟后重新传输至D触发器的CLR端。
第一延时模块和第二延时模块都采用74延时芯片，型号为74LV04PW-118或74LVX32M。触发器型号为SN74AUC1G74。比较器型号为ADCMP603BCPZ。
根据D触发器的数据手册真值表判断CLR端接收的低电平脉冲，CLR端将输出清空，输入的毛刺高电平脉冲将不会被输出到第一输出端Q，且由于CLR端输出是低电平脉冲，则会直接清空，从而起到抑制时间通道上噪声的作用。
本发明还公开了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述任一的方法的步骤。
应当注意的是，本发明的实施例有较佳的实施性，且并非对本发明作任何形式的限制，任何熟悉该领域的技术人员可能利用上述揭示的技术内容变更或修饰为等同的有效实施例，但凡未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改或等同变化及修饰，均仍属于本发明技术方案的范围内。
Claims (8)
1.一种提高时间信号的信噪比的方法，其特征在于，包括如下步骤：
所述时间信号分别经第一通道和第二通道内的比较器处理后产生高电平脉冲；
经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器；
所述D触发器的第一输出端将高电平脉冲依然输出为高电平脉冲，并记为输出信号，传输至处理器；
所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器，同时触发将所述第一输出端的输出值清空。
2.根据权利要求1所述的方法，其特征在于，所述经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器包括：
所述第一通道产生的高电平脉冲经延迟后传输至D触发器，延迟时间为15-20ns。
3.根据权利要求1所述的方法，其特征在于，所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器包括：
该低电平脉冲经延迟后重新传输至所述D触发器。
4.根据权利要求1所述的方法，其特征在于，所述时间信号为快速信号，所述高电平脉冲为正向脉冲信号。
5.一种提高时间信号的信噪比的系统，其特征在于，包括D触发器，所述时间信号分别经第一通道和第二通道传输至所述D触发器的CLK端和D端；
所述第一通道内设有低阈值比较器，所述第二通道内设有高阈值比较器，经所述第二通道产生的高电平脉冲比经所述第一通道产生的高电平脉冲先到达D触发器；
还包括FPGA模块，所述D触发器的第一输出端将高电平脉冲依然输出为高电平脉冲，并记为输出信号，传输至所述FPGA模块；
所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲重新传输至所述D触发器的CLR端，同时所述CLR端触发将所述第一输出端的输出值清空。
6.根据权利要求5所述的系统，其特征在于，所述第一通道内还设有第一延时模块，所述第一通道产生的高电平脉冲经所述第一延时模块的延迟后传输至D触发器的CLK端，所述第一延时模块的延迟时间为15-20ns。
7.根据权利要求5所述的系统，其特征在于，还包括第二延时模块，所述D触发器的第二输出端将高电平脉冲输出为低电平脉冲，该低电平脉冲经所述第二延时模块的延迟后重新传输至所述D触发器的CLR端。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-4中任一所述的方法的步骤。
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