CN108132592A - 一种时间数字转换装置、探测器、方法和介质 - Google Patents

Abstract

本发明实施例公开了一种时间数字转换装置、探测器、方法和介质，涉及医学成像技术领域。该装置由至少一个延时模块串联而成，所述延时模块包括：一延时单元，由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建，用于对输入的待测时间信号进行设定时间的延时；一寄存器单元，与所述延时单元连接，用于结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照预设逻辑进行输出，并作为所述延时模块的输出。本发明实施例提供的一种时间数字转换装置、探测器、方法和介质，降低了时间数字转换装置的成本和使用配置复杂度。

Description

一种时间数字转换装置、探测器、方法和介质

技术领域

本发明实施例涉及医学成像技术领域，尤其涉及一种时间数字转换装置、探测器、方法和介质。

背景技术

在实际应用中，正电子发射断层成像(Positron Emission Tomography，PET)扫描环如图1所示，PET扫描环通常由多个探测器(以正对的探测器A、探测器B做示意)围绕人体排列成圆形构成，以捕获人体内正电子湮没后，产生的两个具有511keV、飞行方向相反的γ光子。

探测器中的时间数字转换装置会对上述两γ光子进行飞行时间测量，根据测量结果进行符合判断，然后根据满足符合关系的两γ光子，确定人体内正电子湮没点的位置。现有的时间数字转换装置主要基于专用集成电路技术。

发明人在实现本发明的过程中，发现现有技术存在如下缺陷：

基于专用集成电路技术的时间数字转换装置使用配置复杂、成本价格昂贵。

发明内容

本发明实施例提供一种时间数字转换装置、探测器、方法和介质，以降低时间数字转换装置的成本和使用配置复杂度，从而解决上述问题。

第一方面，本发明实施例提供了一种时间数字转换装置，由串联的至少一个延时模块和一译码器构成，所述延时模块包括：

一延时单元，由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建，用于对输入的待测时间信号进行设定时间的延时；

一寄存器单元，与所述延时单元连接，用于结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照预设逻辑进行输出，并作为所述延时模块的输出，其中所述至少一个延时模块的输出经过所述译码器的处理生成所述待测时间信号的时间数字转换结果。

进一步的，所述延时单元中的IDELAYE3子单元或ODELAYE3子单元通过DATAOUT接口与所述寄存器单元连接，通过CASC_OUT接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的CASC_IN接口相连，且通过CASC_RETURN接口与所述下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的DATAOUT接口连接。

进一步的，所述延时单元还包括：

FPGA中I/O BANK中的IDELAYCTRL子单元，所述IDELAYCTRL子单元与所述IDELAYE3子单元和/或ODELAYE3子单元的RST接口连接，用于温度电压校准。

进一步的，所述至少一个延时模块构成一条延时链，设置所述延时链中第一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为MASTER，所述延时链中部的IDELAYE3子单元和/或ODELAYE3子单元的CASCADE属性为SLAVE_MIDDLE，所述延时链末端最后一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为SLAVE_END，所有IDELAYE3子单元和/或ODELAYE3子单元的DELAY_FORMAT属性设置为TIME，其中DELAY_VALUE属性设置为预设时间。

第二方面，本发明实施例还提供了一种探测器，该探测器包括说明书实施例中任一所述的时间数字转换装置。

进一步地，所述待测时间信号是所述探测器接收的γ光子经过转换生成的时间矩形脉冲信号。

第三方面，本发明实施例还提供了一种时间数字转换方法，该方法包括：

通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时；

结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照寄存器的预设逻辑进行输出；

将至少一个所述寄存器的输出，经过译码器预设译码规则的译码，生成表示时间位置的TDC值。

进一步地，通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时包括：

通过由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建的延时单元，对所述待测时间信号进行延时。

进一步地，时间数字转换方法还包括：

利用FPGA中I/O BANK中的IDELAYCTRL子单元对所述IDELAYE3子单元或ODELAYE3子单元进行温度电压校准。

第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明实施例中任一所述的时间数字转换方法。

本发明实施例的技术方案，通过利用FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建时间数字转装置中的延时单元，避免了基于专用集成电路技术对延时单元中电路的重新布局和制作，从而解决了基于专用集成电路技术的时间数字转换装置使用配置复杂、成本价格昂贵的问题。同时，因为IDELAYE3子单元或ODELAYE3子单元均位于同一I/O BANK中，解决了使用FPGA内其他多个区域的可配置逻辑模块构造延时单元，由于位于不同区域内的可配置逻辑模块之间的走线长短的差异，信号在较长的线路中的传输时长大于在较短的线路中的传输时长，从而导致信号在由不同CLB构造的延时单元中的延时时间不一致的问题。

附图说明

图1为本发明实施例一提供的一种时间数字转换装置的结构示意图；

图2是本发明实施例一提供的IDELAYE3子单元的结构示意图；

图3是本发明实施例一提供的ODELAYE3子单元的结构示意图；

图4为本发明实施例一提供的时间数字转换装置的部分结构示意图；

图5为本发明实施例一提供的时间数字转换装置的部分结构示意图；

图6为本发明实施例一提供的IDELAYCTRL子单元的结构示意图；

图7为本发明实施例一提供的时间数字转换装置的工作时序图；

图8为本发明实施例一提供的时间数字转换装置的整体结构示意图；

图9是本发明实施例二提供的一种探测器的结构示意图；

图10为现有技术中PET扫描环结构示意图；

图11是本发明实施例三提供的一种时间数字转换方法的流程图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例一提供的一种时间数字转换装置的结构示意图。本实施例可适用于对包含触发事件的待测时间信号进行检测，以确定该事件相对时钟信号的触发时间位置信息。参见图1，本实施例提供的一种时间数字转换装置10包括：至少一个延时模块100，所述延时模块100包括：一延时单元110和一寄存器单元120。

其中，一延时单元110，由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建，用于对输入的待测时间信号进行设定时间的延时。

一寄存器单元120，与所述延时单元110连接，用于结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照预设逻辑进行输出，并作为所述延时模块100的输出，其中所述至少一个延时模块100的输出经过译码器的处理生成所述待测时间信号的时间数字转换结果。

其中，IDELAYE3子单元和ODELAYE3子单元的内部结构，可分别参见图2和图3。DATAIN为外部数据输入端，CLK为系统时钟输入端，EN_VTC为温度电压补偿使能端，CE为时钟使能信号输入端，RST为复位信号输入端，DATAOUT为本级延迟输出端，CASC_OUT为输出给下级的级联延时输出端。

具体的，所述延时单元中的IDELAYE3子单元或ODELAYE3子单元通过DATAOUT接口与所述寄存器单元连接，通过CASC_OUT接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的CASC_IN接口相连，且通过CASC_RETURN接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的DATAOUT接口连接。

其中，通过CASC_RETURN接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的DATAOUT接口连接的作用是：根据下一个延时单元的信息来动态调整上一个延时单元的延时。具体的，当IDELAYE3、ODELAYE3工作在级联模式时，后一级延时单元需要将自己的延时信息通过DATAOUT反馈给前一级延时单元的CASC_RETURN，这样如果后一级延时单元延时量有微小的偏差，前一级延时单元可以通过一定的补偿手段，增加或减少一部分延时，从而确保整个延时链的总延时保持一致。

图4为本发明实施例一提供的时间数字转换装置的部分结构示意图。参见图4，以第一级延时单元由IDELAYE3子单元搭建，第二级延时单元由ODELAYE3子单元搭建为例。待测时间信号作为触发信号，由IDELAYE3子单元的DATAIN端输入，经过IDELAYE3子单元内部电路的延时后，由DATAOUT端输出给对应寄存器单元；同时经过延时的待测时间信号由CASC_OUT接口将经过延时后的待测时间信号输入给ODELAYE3子单元的CASC_IN接口，用于继续对所述待测时间信号进行延时。IDELAYE3子单元对接收的经过延时的待测时间信号继续进行设定时间的延时，由其DATAOUT端输出给对应寄存器单元，同时由其CASC_OUT接口将经过延时后的信号输入给下一级延时单元的CASC_IN接口。由此构成一条延时链，用于对待测时间信号进行延时。

为降低温度对所述时间数字转换装置的影响，所述延时单元还包括：IDELAYCTRL子单元。

其中，FPGA中I/O BANK中的IDELAYCTRL子单元，参见图5，所述IDELAYCTRL子单元与所述IDELAYE3子单元和/或ODELAYE3子单元的RST接口连接，用于温度电压校准。

图6为本发明实施例一提供的IDELAYCTRL子单元的结构示意图。参见图6，REFCLK模块为延迟校准功能的参考时钟输入端，RST为同步复位端口，RDY信号为IDELAYE3子单元、ODELAYE3子单元延时校准成功的标志的输出端，只有延时校准成功后，IDELAYE3子单元、ODELAYE3子单元的复位才能解除。

典型的，所述至少一个延时模块构成一条延时链，设置所述延时链中第一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为MASTER，所述延时链中部的IDELAYE3子单元和/或ODELAYE3子单元的CASCADE属性为SLAVE_MIDDLE，所述延时链末端最后一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为SLAVE_END，所有IDELAYE3子单元和/或ODELAYE3子单元的DELAY_FORMAT属性设置为TIME，其中DELAY_VALUE属性设置为预设时间。

其中，所述延时链中部可以包括多个延时单元，多个延时单元可以由多个IDELAYE3子单元分别搭建，也可以由多个ODELAYE3子单元分别搭建，还可以由多个IDELAYE3子单元和多个ODELAYE3子单元共同搭建。同理，所述延时链中可以仅包括多个IDELAYE3子单元，也可以仅包括多个ODELAYE3子单元，还可以包括多个IDELAYE3子单元和多个ODELAYE3子单元。

可选的，预设时间可以根据需要进行设定，这样延时链的延时可以精确调整为预设时间。例如预设时间为10ps，这样延时链的延时可以精确调整为10ps。每个延时单元的延时输出经过DATAOUT端口由一个寄存器输出，最后将所有寄存器的输出经过译码器的译码生成二进制结果，作为TDC值，其中TDC值表示事件相对时钟信号的触发时间位置信息。

示例性的，整条延时链包括5个延时单元，其中第一个延时单元对输入的待测时间信号进行一个预设时间的延时，第二个延时单元对输入的待测时间信号进行两倍预设时间的延时，以此类推，第五个延时单元对输入的待测时间信号进行五倍预设时间的延时。可以理解为，每一个延时单元对输入该延时单元的信号进行延时的时间是相同的。参见图7，信号A1至信号A5分别是每个延时单元的输出。经过寄存器的逻辑，将每个延时单元的输出信号在同一时钟脉冲上升沿时刻对应的值，作为寄存器的输出信号在该时刻信号的值，具体寄存器的输出结果参见图7中信号B1至信号B5，其中CLC是时钟脉冲信号。然后，经过译码器的译码，输出二进制00111作为待测时间信号的TDC值。其中，设置5个延时单元可以达到这样一种效果：将一个时钟周期划分为2的5次幂份。由此可以知，设置的延时单元的个数越多，时钟周期将被划分的越细。因此可以根据需求的时间分辨率，设置延时链中延时单元的个数。

图8为本发明实施例一提供的时间数字转换装置的整体结构示意图。参见图8，整条延时链包括多个延时单元，每个延时单元可以由IDELAYE3子单元或ODELAYE3子单元构成。

本发明实施例的技术方案，通过利用FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建时间数字转装置中的延时单元，避免了基于专用集成电路技术对延时单元中电路的重新布局和制作，从而解决了基于专用集成电路技术的时间数字转换装置使用配置复杂、成本价格昂贵的问题。同时，因为IDELAYE3子单元或ODELAYE3子单元均位于同一I/O BANK中，解决了使用FPGA内其他多个区域的可配置逻辑模块构造延时单元，由于位于不同区域内的可配置逻辑模块之间的走线长短的差异，信号在较长的线路中的传输时长大于在较短的线路中的传输时长，从而导致信号在由不同CLB构造的延时单元中的延时时间不一致的问题。

实施例二

图9是本发明实施例二提供的一种探测器的结构示意图。参见图9，本实施例提供的一种探测器1，包括上述实施例一中任一所述的时间数字转换装置10。

具体的，所述待测时间信号是所述探测器接收的γ光子经过转换生成的时间矩形脉冲信号。

典型的，上述探测器1可以用于PET医学成像系统中，该过程可以描述为：在把正电子核素示踪剂注射到观测体内后，这些示踪剂通过血液的流动被运载到器官或病变区域参与人体的生理代谢过程。例如人体注入正电子的放射性核素F18后，注入人体的放射性核素发生衰变产生正电子，正电子在体内移动大约(1～3)毫米后与组织中的负电子结合发生湮灭辐射，产生两个具有511keV、飞行方向相反的γ光子。参见图10，利用由多个上述探测器1(以正对的探测器A、探测器B做示意)围绕人体排列成圆形构成的PET扫描环101，捕获人体102内正电子在湮没点103湮没后，产生的两个具有511keV、飞行方向相反的γ光子，以确定γ光子的相对时间位置信息。根据γ光子的相对时间位置信息，确定存在符合关系的γ光子对；根据该γ光子对的时间位置信息，确定人体内正电子湮没点的位置；根据湮没点的位置，对观测体的器官进行图像重建，以供医生分析。

具体的，在探测器中，晶体阵列将接收的γ光子转换为可见光；光电倍增管，将所述可见光转换为时间脉冲信号；电压比较器将所述时间脉冲信号转换为时间矩形脉冲信号，以作为触发信号；时间数字转换装置10接收所述触发信号，通过由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建的延时单元，对触发信号进行延时，然后经寄存器和译码器，生成表示γ光子的时间位置的二进制形式的TDC值。其中，TDC值是所述待测时间信号的时间数字转换结果。本发明实施例的技术方案，通过应用上述实施例中任一所述的时间数字转换装置于探测器，使得该探测器的成本降低，使用配置复杂度降低，温度电压敏感度降低，从而更适用于实际环境温度多变的医疗场所。

实施例三

图11是本发明实施例三提供的一种时间数字转换方法的流程图。本实施例可适用于对待测时间信息进行时间位置确定的情况。该方法可以由一种时间数字转换装置实现，该装置可以由软件和/或硬件的方式实现，典型的可以是上述时间数字转换装置，该装置可以设置于探测器中。参见图10，本实施例提供的时间数字转换方法包括：

S110、通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时。

其中设定个数阈值可以根据实际需要进行设定。上述区域可以是FPGA中满足子单元个数大于设定个数阈值的任意区域。

S120、结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照寄存器的预设逻辑进行输出。

其中预设逻辑可以根据需要进行设定。

典型的，预设逻辑可以是将每个延时单元的输出信号在同一时钟脉冲上升沿时刻对应的值，作为寄存器的输出信号在该时刻信号的值。

S130、将至少一个所述寄存器的输出，经过译码器预设译码规则的译码，生成表示时间位置的时间数字转换TDC值。

其中，译码规则也是根据实际需要进行确定。

本发明实施例的技术方案，通过利用子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元搭建时间数字转装置中的延时单元，避免了基于专用集成电路技术对延时单元中电路的重新布局和制作，从而解决了基于专用集成电路技术的时间数字转换装置使用配置复杂、成本价格昂贵的问题。同时，因为搭建延时单元的子单元均位于同一区域中，解决了使用FPGA内其他多个区域的可配置逻辑模块构造延时单元，由于位于不同区域内的可配置逻辑模块之间的走线长短的差异，信号在较长的线路中的传输时长大于在较短的线路中的传输时长，从而导致信号在由不同CLB构造的延时单元中的延时时间不一致的问题。

典型的，通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时包括：

通过由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建的延时单元，对所述待测时间信号进行延时。

为进一步提高延时的准确率，所述的时间数字转换方法，还包括：

利用FPGA中I/O BANK中的IDELAYCTRL子单元对所述IDELAYE3子单元或ODELAYE3子单元进行温度电压校准。

实施例四

本发明实施例四还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明实施例中任一所述的时间数字转换方法，该方法包括：

通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时；

结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照寄存器的预设逻辑进行输出；

将至少一个所述寄存器的输出，经过译码器预设译码规则的译码，生成表示时间位置的时间数字转换TDC值。

本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如”C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种时间数字转换装置，由串联的至少一个延时模块和一译码器构成，其特征在于，所述延时模块包括：

一延时单元，由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建，用于对输入的待测时间信号进行设定时间的延时；

一寄存器单元，与所述延时单元连接，用于结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照预设逻辑进行输出，并作为所述延时模块的输出，其中所述至少一个延时模块的输出经过所述译码器的处理生成所述待测时间信号的时间数字转换结果。

2.根据权利要求1所述的时间数字转换装置，其特征在于，所述延时单元中的IDELAYE3子单元或ODELAYE3子单元通过DATAOUT接口与所述寄存器单元连接，通过CASC_OUT接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的CASC_IN接口相连，且通过CASC_RETURN接口与所述下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的DATAOUT接口连接。

3.根据权利要求1所述的时间数字转换装置，其特征在于，所述延时单元还包括：

FPGA中I/O BANK中的IDELAYCTRL子单元，所述IDELAYCTRL子单元与所述IDELAYE3子单元和/或ODELAYE3子单元的RST接口连接，用于温度电压校准。

4.根据权利要求1所述的时间数字转换装置，其特征在于，所述至少一个延时模块构成一条延时链，设置所述延时链中第一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为MASTER，所述延时链中部的IDELAYE3子单元和/或ODELAYE3子单元的CASCADE属性为SLAVE_MIDDLE，所述延时链末端最后一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为SLAVE_END，所有IDELAYE3子单元和/或ODELAYE3子单元的DELAY_FORMAT属性设置为TIME，其中DELAY_VALUE属性设置为预设时间。

5.一种探测器，其特征在于，包括权利要求1-4中任一所述的时间数字转换装置。

6.根据权利要求5所述的探测器，其特征在于，所述待测时间信号是所述探测器接收的γ光子经过转换生成的时间矩形脉冲信号。

7.一种时间数字转换方法，其特征在于，包括：

通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时；

结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照寄存器的预设逻辑进行输出；

将至少一个所述寄存器的输出，经过译码器预设译码规则的译码，生成表示时间位置的时间数字转换TDC值。

8.根据权利要求7所述的时间数字转换方法，其特征在于，通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时包括：

通过由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建的延时单元，对所述待测时间信号进行延时。

9.根据权利要求7所述的时间数字转换方法，其特征在于，还包括：

利用FPGA中I/O BANK中的IDELAYCTRL子单元对所述IDELAYE3子单元或ODELAYE3子单元进行温度电压校准。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求7-9中任一所述的时间数字转换方法。