CN106653754A - 动态随机存取存储器 - Google Patents

动态随机存取存储器 Download PDF

Info

Publication number
CN106653754A
CN106653754A CN201510734345.4A CN201510734345A CN106653754A CN 106653754 A CN106653754 A CN 106653754A CN 201510734345 A CN201510734345 A CN 201510734345A CN 106653754 A CN106653754 A CN 106653754A
Authority
CN
China
Prior art keywords
active region
line
contact zone
random access
dynamic random
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510734345.4A
Other languages
English (en)
Other versions
CN106653754B (zh
Inventor
林志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201510734345.4A priority Critical patent/CN106653754B/zh
Priority to US15/247,950 priority patent/US9887200B2/en
Publication of CN106653754A publication Critical patent/CN106653754A/zh
Application granted granted Critical
Publication of CN106653754B publication Critical patent/CN106653754B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种动态随机存取存储器，包括基底、多个隔离结构、多条埋入式字元线、多条位元线及多个电容器。基底包括多个主动区，主动区被配置成带状且排列成阵列。多个隔离结构设置于基底的沟渠中，各隔离结构设置于两个相邻主动区之间。埋入式字元线沿第一方向平行设置于基底的沟渠中，每一埋入式字元线将排列成同一列的主动区分为第一接触区与第二接触区。位元线沿第二方向平行设置于基底上，且横跨埋入式字元线。主动区的长边方向与第二方向呈现非正交，每一位元线连接排列成同一行的主动区的第一接触区。电容器分别电性连接主动区的第二接触区。因此可有效减少记忆单元间的干扰问题，并增加制程裕度。

Description

动态随机存取存储器
技术领域
本发明涉及一种存储器装置，尤其涉及一种具有埋入式字元线的动态随机存取存储器。
背景技术
动态随机存取存储器属于一种挥发性存储器，其是由多个记忆胞构成。每一个记忆胞主要是由一个晶体管与一个由晶体管所操控的电容器所构成，且每一个记忆胞通过字元线与位元线彼此电性连接。
为提高动态随机存取存储器的积集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字元线动态随机存取存储器(buried word line DRAM)，以满足上述种种需求。
目前采用的动态随机存取存储器的主流布局为两个记忆胞共用一个位元线接触窗，而两个记忆胞分别由两条字元线控制。当其中一个记忆胞字元线开启/关闭(on/off)以控制其中一个记忆胞时，与上述记忆胞共用同一个位元线接触窗的另一个记忆胞容易被干扰。此一情况在记忆胞特征尺寸微缩时(即当记忆胞与记忆胞之间的距离变得更近)，则干扰会更为严重。
而且，由于字元线与字元线之间的间距仅有1特征尺寸(Feature size)，因此将字元线要拉线到记忆胞阵列边缘制作字元线拉出接触窗时，容易在制程中发生字元线拉出接触窗至字元线短路的问题。习知的一种作法会将两相邻字元线的距离于末端拉开，而呈现类似于Y形的结构，以增加接触窗的制程裕度(process window)。然而此种作法必须额外占用记忆胞阵列边缘的面积导致晶片尺寸增加，且无法应用于字元线的两端在记忆胞阵列边缘均有拉出接触窗的设计，而无法减少字元线断线时的损失。
此外，由于记忆胞布局的两端还分别设置有电容器接触窗，且电容器接触窗的桥接裕度(bridge window)会取决于相邻的两个电容器接触窗之间的间距。现行的布局中，相邻的两个电容器接触窗之间的间距仅有1特征尺寸(1F)。受限于布局设计，当制程微缩时，电容器接触窗的桥接裕度将变得更小。
发明内容
本发明提供一种动态随机存取存储器，可有效减少记忆单元间的干扰问题，并增加制程裕度。
本发明的动态随机存取存储器，包括基底、多个隔离结构、多条埋入式字元线、多条位元线以及多个电容器。基底包括多个主动区，主动区被配置成带状且排列成一阵列。多个隔离结构，设置于所述基底的沟渠中，每一所述隔离结构设置于两个相邻的所述主动区之间；多条埋入式字元线沿第一方向平行设置于基底的沟渠中，每一埋入式字元线将排列成同一列的主动区分为第一接触区与第二接触区。多条位元线沿第二方向平行设置于基底上，且横跨埋入式字元线。主动区的长边方向与第二方向呈现非正交，每一位元线连接排列成同一行的主动区的第一接触区。多个电容器分别电性连接所述主动区的所述第二接触区。
在本发明的一实施例中，上述的主动区的长边方向与第二方向的夹角为15°～50°。
在本发明的一实施例中，上述的第一方向上，相邻的主动区之间具有一个特征尺寸间距。
在本发明的一实施例中，上述的相邻两列的主动区成镜像配置。
在本发明的一实施例中，在相邻的字元线之间设置有两个第一接触区或两个第二接触区。
在本发明的一实施例中，相邻的埋入式字元线之间的间距大于一个特征尺寸，且在第一方向上，相邻的主动区之间具有一个特征尺寸间距。
在本发明的一实施例中，上述的第一方向上，主动区的两端部分别与相邻的主动区的两端部并列配置。
在本发明的一实施例中，一列的主动区的第二接触区与相邻的另一列的主动区的所述第一接触区成交错配置。
在本发明的一实施例中，上述的动态随机存取存储器，还包括多个电容器接触窗。多个电容器接触窗位于电容器与第二接触区之间，以电性连接所述位元线与所述第二接触区。
在本发明的一实施例中，上述的动态随机存取存储器，还包括多个位元线接触窗。多个位元线接触窗位于所述位元线与所述第一接触区之间以电性连接所述电容器与所述第一接触区。
基于上述，本发明的动态随机存取存储器，一个主动区上只形成有一个记忆单元，且各记忆单元之间由元件隔离结构分离，因此可有效减少记忆单元之间的干扰问题。而且，相邻的埋入式字元线之间的间距较大，因此可以于记忆胞阵列边缘，对应于埋入式字元线的两端均设置字元线拉出接触窗，而可以减少埋入式字元线断线时的损失，并能够增加字元线拉出接触窗的制程裕度。此外，若一列的主动区的第二接触区会与相邻的另一列的主动区的第一接触区成交错配置，则可以缩小存储器的尺寸。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是依照本发明的第一实施例的一种动态随机存取存储器的布局示意图；
图1B是图1A的A-A'线段的剖面示意图；
图2是依照本发明的第二实施例的一种动态随机存取存储器的布局示意图；
图3是依照本发明的第三实施例的一种动态随机存取存储器的布局示意图。
附图标记说明：
100：基底；
102：埋入式字元线；
104：主动区；
106：位元线；
108：电容器；
110a：第一接触区；
110b：第二接触区；
112：绝缘层；
114：电容器接触窗；
116：位元线接触窗；
118：隔离结构；
120、124：导体层；
122：介电层；
126、128、130：绝缘层；
132：位元线拉出接触窗；
134：字元线拉出接触窗；
θ：夹角；
W1：线宽；
W2、W3、W4：间距；
R1～R5：主动区列。
具体实施方式
本文中请参照附图，以便更加充分地体会本发明的概念，随附图中显示本发明的实施例。但是，本发明还可采用许多不同形式来实践，且不应将其解释为限于底下所述的实施例。实际上，提供实施例仅为使本发明更加详尽且完整，并将本发明的范畴完全传达至所属技术领域中技术人员。
在附图中，为明确起见可能将各层以及区域的尺寸以及相对尺寸作夸张的描绘。
图1A是依照本发明的第一实施例的一种动态随机存取存储器的布局示意图；图1B是图1A的A-A'线段的剖面示意图。在图1B中示出了单一记忆单元的结构。
请参照图1A及图1B，本实施例的动态随机存取存储器包括基底100、多条埋入式字元线102、多条位元线106与多个电容器108。
多条埋入式字元线102沿Y方向(列方向)平行设置于基底100的沟渠中，埋入式字元线102的材料例如是钨、硅化钨、氮化钛等金属导体，形成方法例如是物理气相沉积法、化学气相沉积法或原子层气相沉积法。在埋入式字元线102与基底100之间，如图1B所示，还可设置有绝缘层112作为闸介电层。绝缘层112的材料例如是氧化硅，其形成方法包括在炉管中进行热氧化制程等的制程。
多条位元线106沿X方向(行方向)平行设置于基底100上，且横跨埋入式字元线102。位元线106的材料例如是钨、硅化钨、氮化钛等过渡金属导体，形成方法例如是物理气相沉积法、化学气相沉积法或原子层气相沉积法。埋入式字元线102与位元线106例如互相垂直。
基底100包括多个主动区104。主动区104被配置为带状且排列成一阵列。主动区104的长边方向与X方向呈现非正交而具有夹角θ。每一埋入式字元线102将排列成同一列的主动区104分为第一接触区110a与第二接触区110b。在多个主动区104之间例如设置有多个隔离结构118。
每一位元线106电性连接排列成同一行的主动区104的第一接触区110a。亦即，基底100上的每一条位元线106在横跨埋入式字元线102的同时，还能分别利用如位元线接触窗116(如图1B所示)来电性连接位于埋入式字元线102一侧的第一接触区110a。
主动区104的长边方向与X方向的夹角θ可为15°～50°，但本发明并不限于此。根据主动区104的面积、位元线106的线宽及埋入式字元线102的线宽等参数都会影响夹角θ的范围。另外，位元线接触窗116在图1A中虽显示为矩形，但实际上可略呈圆形，且其大小可依制程变大或变小。
多个电容器108分别电性连接主动区104的第二接触区110b。而电容器108通常设置在基底100上的绝缘层130内。电容器108例如是堆叠电容器，包括导体层120、介电层122以及导体层124。导体层120、导体层124例如为TiN(或TiN/SiGe)、介电层122可为ZAZ(即ZrO2/Al2O3/ZrO2)之类的介电材料，且可适用于60nm以下的DRAM。
每一个电容器108可使用电容器接触窗114来电性连接至位于埋入式字元线102另一侧的第二接触区110b。此外，电容器接触窗114在图1A中虽显示为矩形，但实际上可略呈圆形，且其大小可依制程变大或变小。
除了图1A中有显示的结构外，从图1B可知，埋入式字元线102是设置于基底100的沟渠中。在基底100上的电容器108、电容器接触窗114、位元线106、位元线接触窗116等，通常通过各绝缘层126、128、130来分开。绝缘层126、128、130可包括二氧化硅(SiO2)、氮化硅(SiN)或硼磷硅玻璃(BPSG)等绝缘材料。在每一个主动区104中分别设置一个记忆单元。记忆单元包括埋入式字元线102、绝缘层112、位元线106、位元线接触窗116、电容器108以及电容器接触窗114。
本实施例的每一个主动区104中，第一接触区110a电性连接一条位元线106，第二接触区110b电性连接一个电容器108。如图1A所示，埋入式字元线102的线宽W1约为1个特征尺寸(1F)间距；埋入式字元线102之间的间距W2约为3个特征尺寸(3F)间距。在X方向上，主动区104之间的间距W3约为1个特征尺寸(1F)间距。在Y方向上，主动区104之间的间距W4约为1个特征尺寸(1F)间距。此外，在记忆胞阵列边缘，设置有电性连接埋入式字元线102的字元线拉出接触窗134以及电性连接位元线106的位元线拉出接触窗132。其中，字元线拉出接触窗134是对应埋入式字元线102的两端而设置。
在上述实施例中，一个主动区104上只形成有一个记忆单元，且各记忆单元之间由元件隔离结构118分离，因此可有效减少记忆单元之间的干扰问题。而且，相邻的两个埋入式字元线102之间的间距W2有3个特征尺寸(3F)间距，因此可以于记忆胞阵列边缘，对应于埋入式字元线102的两端均设置字元线拉出接触窗134，而可以减少埋入式字元线102断线时的损失，并能够增加字元线拉出接触窗134的制程裕度。
图2是依照本发明的第二实施例的一种动态随机存取存储器的布局示意图。在第二实施例中，构件与第一实施例相同的，给予相同的符号，并省略其说明。以下只针对不同点做说明。
如图2所示，基底100包括多个主动区104。主动区104成带状且排列成一阵列，于本实施例中，这些主动区104排列成5个主动区列R1～R5，且相邻两个主动区列呈镜像配置。举例来说，主动区列R1、R3、R5的长边方向与X方向呈现非正交而具有夹角θ，主动区列R2、R4的长边方向与X方向呈现非正交而具有夹角(180°-θ)。在相邻的两个埋入式字元线102之间设置有两个第一接触区110a或两个第二接触区110b。
在上述实施例中，一个主动区104上只形成有一个记忆单元，且各记忆单元之间由元件隔离结构118分离，因此可有效减少记忆单元之间的干扰问题。而且，相邻的两个埋入式字元线102之间的间距有3个特征尺寸(3F)间距，因此可以于记忆胞阵列边缘，对应于埋入式字元线102的两端均设置字元线拉出接触窗134，而可以减少字元线断线时的损失，并能够增加字元线拉出接触窗134的制程裕度。
图3是依照本发明的第三实施例的一种动态随机存取存储器的布局示意图。在第三实施例中，构件与第一实施例相同的，给予相同的符号，并省略其说明。以下只针对不同点做说明。
如图3所示，基底100包括多个主动区104。这些主动区104成带状且排列成一阵列。举例来说，这些主动区104排列成5个主动区列R1～R5。在X方向上，主动区104的两端部分别与相邻的主动区104的两端部并列配置。在两相邻的埋入式字元线102之间，排成一列的主动区104的第二接触区110b会与相邻的排成另一列的主动区104的第一接触区110a于Y方向上呈交错配置。举例来说，在主动区列R1与主动区列R2之间，主动区列R1中的主动区104的第二接触区110b会与主动区列R2中的主动区104的第一接触区110a于Y方向上呈交错配置；而在主动区列R2与主动区列R3之间，主动区列R2中的主动区104的第二接触区110b会与主动区列R3中的主动区104的第一接触区110a于Y方向上呈交错配置。在上述实施例中，一个主动区104上只形成有一个记忆单元，且各记忆单元之间由元件隔离结构分离，因此可有效减少记忆单元间的干扰问题。而且，在两相邻的埋入式字元线102之间，排成一列的主动区104的第二接触区110b会与相邻的排成另一列的主动区104的第一接触区110a呈交错配置，可以缩小存储器的尺寸。
综上所述，本发明的动态随机存取存储器，一个主动区上只形成有一个记忆单元，且各记忆单元之间由元件隔离结构分离，因此可有效减少记忆元件间的干扰问题。于一些实施例中，相邻的两个埋入式字元线之间的间距较大，因此可以于记忆胞阵列边缘，对应于埋入式字元线的两端均设置字元线拉出接触窗，而可以减少埋入式字元线断线时的损失，并能够增加字元线拉出接触窗的制程裕度。此外，于另一些实施例中，将一列的主动区的第二接触区与相邻的另一列的主动区的第一接触区成交错配置，则可以缩小存储器的尺寸。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种动态随机存取存储器，其特征在于，包括：
一基底，包括多个主动区，所述主动区被配置成带状且排列成一阵列；
多个隔离结构，设置于所述基底的沟渠中，每一所述隔离结构设置于两个相邻的所述主动区之间；
多条埋入式字元线，沿一第一方向平行设置于所述基底的沟渠中，每一所述埋入式字元线将排列成同一列的所述主动区分为一第一接触区与一第二接触区；
多条位元线，沿一第二方向平行设置于所述基底上，且横跨所述埋入式字元线，所述主动区的长边方向与所述第二方向呈现非正交，且每一所述位元线连接排列成同一行的所述主动区的所述第一接触区；以及
多个电容器，分别电性连接所述主动区的所述第二接触区。
2.根据权利要求1所述的动态随机存取存储器，其特征在于，所述主动区的长边方向与所述第二方向的夹角为15°～50°。
3.根据权利要求1所述的动态随机存取存储器，其特征在于，在所述第一方向上，相邻的所述主动区之间具有一个特征尺寸间距。
4.根据权利要求1所述的动态随机存取存储器，其特征在于，相邻两列的所述主动区成镜像配置。
5.根据权利要求4所述的动态随机存取存储器，其特征在于，在相邻的所述埋入式字元线之间设置有两个所述第一接触区或两个所述第二接触区。
6.根据权利要求1所述的动态随机存取存储器，其特征在于，相邻的所述埋入式字元线之间的间距大于一个特征尺寸，且在所述第一方向上，相邻的所述主动区之间具有一个特征尺寸间距。
7.根据权利要求1所述的动态随机存取存储器，其特征在于，在所述第一方向上，所述主动区的两端部分别与相邻的所述主动区的两端部并列配置。
8.根据权利要求7所述的动态随机存取存储器，其特征在于，一列的所述主动区的所述第二接触区与相邻的另一列的所述主动区的所述第一接触区成交错配置。
9.根据权利要求1所述的动态随机存取存储器，其特征在于，还包括多个电容器接触窗，位于所述电容器与所述第二接触区之间以电性连接所述电容器与所述第二接触区。
10.根据权利要求1所述的动态随机存取存储器，其特征在于，还包括多个位元线接触窗，位于所述位元线与所述第一接触区之间，以电性连接所述位元线与所述第一接触区。
CN201510734345.4A 2015-11-03 2015-11-03 动态随机存取存储器 Active CN106653754B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510734345.4A CN106653754B (zh) 2015-11-03 2015-11-03 动态随机存取存储器
US15/247,950 US9887200B2 (en) 2015-11-03 2016-08-26 Dynamic random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510734345.4A CN106653754B (zh) 2015-11-03 2015-11-03 动态随机存取存储器

Publications (2)

Publication Number Publication Date
CN106653754A true CN106653754A (zh) 2017-05-10
CN106653754B CN106653754B (zh) 2019-09-17

Family

ID=58635835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510734345.4A Active CN106653754B (zh) 2015-11-03 2015-11-03 动态随机存取存储器

Country Status (2)

Country Link
US (1) US9887200B2 (zh)
CN (1) CN106653754B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427787A (zh) * 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
CN109962074A (zh) * 2017-12-25 2019-07-02 南亚科技股份有限公司 半导体存储器结构及其制备方法
WO2022198885A1 (zh) * 2021-03-24 2022-09-29 长鑫存储技术有限公司 半导体结构及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680963A (zh) * 2017-10-09 2018-02-09 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
CN109698193B (zh) * 2017-10-24 2024-02-09 长鑫存储技术有限公司 一种半导体存储器的阵列结构
US10559582B2 (en) 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same
US10833087B2 (en) 2018-08-21 2020-11-10 Micron Technology, Inc. Semiconductor devices including transistors comprising a charge trapping material, and related systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080283957A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Method of Fabricating Semiconductor Device Having Self-Aligned Contact Plug and Related Device
US20120091518A1 (en) * 2010-10-13 2012-04-19 Elpida Memory, Inc. Semiconductor device, method for forming the same, and data processing system
CN102800694A (zh) * 2011-05-27 2012-11-28 尔必达存储器株式会社 半导体器件及形成该半导体器件的方法
CN103390621A (zh) * 2012-05-10 2013-11-13 南亚科技股份有限公司 存储装置及其制备方法
CN103579239A (zh) * 2012-08-02 2014-02-12 南亚科技股份有限公司 存储装置及存储装置结构的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787838B1 (en) 2003-06-18 2004-09-07 International Business Machines Corporation Trench capacitor DRAM cell using buried oxide as array top oxide
US20080035956A1 (en) 2006-08-14 2008-02-14 Micron Technology, Inc. Memory device with non-orthogonal word and bit lines
KR102354463B1 (ko) * 2015-01-09 2022-01-24 삼성전자주식회사 레트로그레이드 채널을 갖는 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080283957A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Method of Fabricating Semiconductor Device Having Self-Aligned Contact Plug and Related Device
US20120091518A1 (en) * 2010-10-13 2012-04-19 Elpida Memory, Inc. Semiconductor device, method for forming the same, and data processing system
CN102800694A (zh) * 2011-05-27 2012-11-28 尔必达存储器株式会社 半导体器件及形成该半导体器件的方法
CN103390621A (zh) * 2012-05-10 2013-11-13 南亚科技股份有限公司 存储装置及其制备方法
CN103579239A (zh) * 2012-08-02 2014-02-12 南亚科技股份有限公司 存储装置及存储装置结构的制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427787A (zh) * 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
US10872858B2 (en) 2017-08-30 2020-12-22 United Microelectronics Corp. Semiconductor memory device
CN109962074A (zh) * 2017-12-25 2019-07-02 南亚科技股份有限公司 半导体存储器结构及其制备方法
WO2022198885A1 (zh) * 2021-03-24 2022-09-29 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20170125423A1 (en) 2017-05-04
CN106653754B (zh) 2019-09-17
US9887200B2 (en) 2018-02-06

Similar Documents

Publication Publication Date Title
CN106653754A (zh) 动态随机存取存储器
US9006841B2 (en) Dual port SRAM having reduced cell size and rectangular shape
CN103367317A (zh) 半导体器件、其制造方法以及包括其的系统
CN108878442A (zh) 动态随机存取存储器及其制造方法
CN103367367B (zh) 用于高速rom单元的装置
CN109256382A (zh) 动态随机存取存储器及其制造方法
US10181473B2 (en) Semiconductor device
CN103325418A (zh) 用于rom单元的器件
US8058734B2 (en) Semiconductor device and method of manufacturing the same
US20120012927A1 (en) Semiconductor device and method of manufacturing the same
CN107958909A (zh) 闪存器件及其制造方法
CN107706180A (zh) 存储器及其制备方法、半导体器件
US10872858B2 (en) Semiconductor memory device
KR102374028B1 (ko) 공통 수평 레벨을 따라 트랜지스터 및 커패시터를 가진 디바이스들, 및 디바이스들을 형성하는 방법들
CN103730468B (zh) 半导体结构及其形成方法、sram存储单元、sram存储器
CN110827888A (zh) 包括电荷存储装置和存取装置之间的选通区的集成存储器
CN107680963A (zh) 动态随机存取存储器阵列及其版图结构、制作方法
US10014214B2 (en) Electronic device including moat power metallization in trench
TWI595544B (zh) 動態隨機存取記憶體
US9472495B2 (en) Semiconductor device and method of manufacturing the same
CN102522408A (zh) 一次可编程存储器以及制造方法
KR20040069665A (ko) 에스램 셀 및 그의 제조방법
CN105374820A (zh) 半导体结构
US8629483B2 (en) Locally 2 sided CHC DRAM access transistor structure
WO2022062535A1 (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant