CN103579239A - 存储装置及存储装置结构的制备方法 - Google Patents

存储装置及存储装置结构的制备方法 Download PDF

Info

Publication number
CN103579239A
CN103579239A CN201310334812.5A CN201310334812A CN103579239A CN 103579239 A CN103579239 A CN 103579239A CN 201310334812 A CN201310334812 A CN 201310334812A CN 103579239 A CN103579239 A CN 103579239A
Authority
CN
China
Prior art keywords
layer
active region
recess
top surface
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310334812.5A
Other languages
English (en)
Other versions
CN103579239B (zh
Inventor
林瑄智
黄仁瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN103579239A publication Critical patent/CN103579239A/zh
Application granted granted Critical
Publication of CN103579239B publication Critical patent/CN103579239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种存储装置及存储装置结构的制备方法，示范的存储装置包含一基材和两字元线。两字元线在基材上延伸。基材包含一主动区。两字元线形成于主动区上。各字元线包含一凹部，其中该凹部对应主动区。凹部是由一平顶面所界定。由于具有平顶面，两字元线可一致幷可具有大体上相同的电性表现。

Description

存储装置及存储装置结构的制备方法
技术领域
本发明关于一种存储装置及存储装置结构的制备方法。
背景技术
半导体装置越做越小，使其更加小巧以适合移动计算运用，且能消耗更少能量，让充电间的电池使用时间得以延长。用在减小半导体装置尺寸的技术亦可提高电路密度，因此半导体装置可具有更强大的计算能力。而现今的技术发展一直是受当时可取得的微影设备的解析度所限。
特征(feature)和间隔(spaces)的最小尺寸取决于微影设备的解析能力。在半导体装置中，重复的图案，典型如存储体阵列，可利用间距(pitch)来度量，其中间距可定义为相邻两特征上相同点间的距离。通常，间距可以是一特征的宽度和分开两相邻特征的一间隔或材料的宽度等的总和。受限于可获得的微影设备的解析度，小于最小间距的特征无法稳定地获得。
最小间距的一半一般被定义成一特征尺寸(feature size)F。特征尺寸F通常与微影设备的解析度有关。最小间距(2F)替半导体装置的尺寸减缩设立了一理论界限。
间距倍增(pitch doubling)是一种方法，其让半导体装置制造者可产生一种具有间距较现有微影技术所能提供的最小间距(2F)为小的重复图案。第US5,328,810号及第7,115,525号等美国专利例示和记载着间距倍增技术。在间距倍增的工艺中，一主要的光阻遮罩以传统的微影工艺形成。该主要的光阻遮罩具有平行的光阻条形物，各条形物具有特征尺寸F。相邻条形物由一间隔分开，该间隔的尺寸为F。接着，利用电浆蚀刻工艺，将光阻条形物的宽度缩减一半，以形成减缩后的条形物。之后，沉积具高度选择性的材料。然后，具高度选择性的材料以非等向性蚀刻工艺进行蚀刻(anisotropicallyetched)，以于各减缩后的条形物的侧壁上形成侧条形物。减缩后的条形物接着以选择蚀刻工艺(selective etch)来移除。侧条形物10会如图1所示般留下。侧条形物10可作用半间距遮罩(half pitch mask)，该半间距遮罩可用于图案化下方层11，以形成如图2所示的多个沟槽12a和12b。
参照图2所示，现有的间距倍增工艺难以在侧条形物10之间形成均匀的间隔，其结果是下方层11内的沟槽12a和12b会有不同的宽度和深度。
发明内容
有鉴于前述问题，本发明的目的在于揭示存储装置及存储装置结构的制备方法。
本发明一实施例揭示一种存储装置。该存储装置可包含一基材及两字元线。基材可具有一主动区，两字元线可形成于该主动区。各字元线可包含一凹部，该凹部可对应该主动区。该凹部可由一平顶面所界定。
在一些实施例中，该两字元线的凹部的平顶面是相同。
在一些实施例中，各该凹部包含一侧面和连接该侧面的顶面，其中该侧面与该顶面之间形成一圆角。
在一些实施例中，两字元线的宽度差不大于1纳米。
本发明一实施例揭示一种存储装置结构的制备方法，该制备方法包含：形成一第一层于包含多个主动区的一基材上和形成一第二层于该第一层上；图案化该第二层，以获得一线与间隔图案，其中该线与间隔图案包含多条线和多个第一间隔；形成一间隔层于该线与间隔图案上；沉积填充材料于该些第一间隔；移除位于该些线的侧面上的该间隔层，以形成多个第二间隔；利用该些第二间隔，于该第一层上形成多个第三间隔；利用该些第三间隔蚀刻该基材，以露出该些主动区的部分；以及形成多个字元线于该基材，其中各该字元线在对应的主动区上延伸。
在一些实施例中，该制备方法还包含利用该些第二间隔蚀刻位于该第一层与该第二层之间的一停止层。
在一些实施例中，该制备方法包含利用氮氧化硅遮罩蚀刻该第二层。
在一些实施例中，该第一层包含碳。
在一些实施例中，该第二层包含碳。
在一些实施例中，该第一层是透明。
在一些实施例中，该第二层是透明。
在一些实施例中，该填充材料包含非晶硅。
在一些实施例中，该间隔层包含原子沉积氧化物。
由于具有平顶面，两字元线可一致幷可具有大体上相同的电性表现。
附图说明
图1显示现有制备方法所形成的半间距遮罩。
图2显示现有制备方法所形成的沟槽。
图3为本发明一实施例的示意图，其例示位于基材主动区上的字元线。
图4为本发明一实施例的示意图，其例示延伸通过主动区的字元线。
图5至图12为本发明一实施例的剖视图，其用于例示存储装置结构的制备方法的步骤。
其中，附图标记说明如下：
2   存储装置
10  侧条形物
11  下层
12a、12b  沟槽
21  基材
22  字元线
23  主动区
51  基材
53  缓冲层
54  氮化物层
55  第一层
56、56'  停止层
57  第二层
57' 线与间隔图案
58  遮罩层
59  光阻层
71  间隔层
71' 残留
72  材料
72'、72''  填充材料
91  间隔
111 间隔
121 间隔
221 凹部
571 间隔
2211  顶面
2212、2213  侧面
具体实施方式
图3为本发明一实施例的示意图，其例示位于基材21的主动区23上的字元线22，其中基材21、字元线22和主动区23等均包含于存储装置2。如图3所示，存储装置2可包含基材21及多个字元线22，其中多个字元线22在基材21上延伸。基材21可包含多个主动区23。多个主动区23可沿x或y轴对齐。主动区23可(但不限于)斜向于x或y轴延伸。主动区23可为长形。主动区23可为基材21上的掺杂区或井。然而，在其他的实施例，主动区23无需具有存储装置2上或内的具体结构或材料。主动区23可构成存储装置2的部分，其中该部分可包括场效晶体管且通常为场隔离物(field isolationelements)，例如浅沟渠隔离等，所围绕。在一些实施例中，各主动区23可包含两漏极及源极。主动区图案可利用许多本领域技术人员所知的方法制备，包含微影工艺和蚀刻工艺。
多个字元线22具有一间距，其中该间距小于微影技术所能提供的最小间距。以例言，字元线22的间距可相当于微影技术所提供的最小间距的一半。字元线22具有类似的宽度及/或高度。在一些实施例中，在相同列的主动区23上延伸的两相邻字元线22可具有的宽度差不大于1纳米(nanometer)。
在一些实施例中，字元线22包含n型半导体，例如：硅掺杂磷。在其他的实施例中，字元线22包含金属，该金属可包含氮化钛(TiN)、金属硅化物(metal silicide)、钨(tungsten)或其组合，或者其他含铪(hafnium)的材料，或者可配合高介电值栅极绝缘材料的其他材料。
图4为本发明一实施例的示意图，其例示延伸通过主动区23的字元线22。如图4所示，各字元线22可通过多个主动区23，并利用如栅极氧化物层(gate oxide layer)与该些主动区23电性隔离。字元线22包含一凹部221，凹部221可和对应的主动区23配合。凹部221可包含一顶面2211和两侧面2212和2213。顶面2211包含一平顶面。在一些实施例中，顶面2211连接侧面2212，且一圆角形成于顶面2211和侧面2212之间。在一些实施例中，顶面2211可连接侧面2213，且一圆角形成于顶面2211和侧面2213之间。在一些实施例中，在相同列的主动区23上延伸的两字元线22的顶面2211大体上相同。
图5至图12为本发明一实施例的剖视图，其用于例示存储装置结构的制备方法的步骤。参照图5所示，氮化物层(nitride layer)54形成于基材51上，其中氮化物层54可具有(但不限于)约70纳米的厚度，基材51可包含多个主动区(active areas；AAs)。在一些实施例中，缓冲层53(例如：氧化物层(oxidelayer))可形成于基材51和氮化物层54之间。
其次，第一层55形成于氮化物层54上，其中第一层55可具有(但不限于)约200纳米的厚度。在一些实施例中，第一层55可包含碳。在一些实施例中，第一层55可包含碳层。在一些实施例中，第一层55可包含含碳材料，其中该含碳材料包含CxHy。在一些实施例中，第一层55可为透明。
接着，停止层56形成于第一层55上，其中停止层56可具有(但不限于)约35纳米的厚度。在一些实施例中，停止层56可包含氮化物(nitride)。
然后，第二层57形成于停止层56上，其中第二层57可具有(但不限于)约100纳米的厚度。在一些实施例中，第二层57可为一碳层。在一些实施例中，第二层57可包含碳。在一些实施例中，第二层57可包括含碳材料，其中该含碳材料包含CxHy。在一些实施例中，第二层57可为透明。
在一些实施例中，第一层55可较第二层57为厚。在一些实施例中，第一层55可为第二层57的两倍厚。
再者，遮罩层58形成于第二层57上。在一些实施例中，遮罩层58可为氮氧化硅(silicon oxynitride)遮罩。
再参图5所示，光阻层59形成在遮罩层58上，且被图案化以获得一线与间隔图案(line-and-space pattern)。该线与间隔图案可具有一最小间隔，其中现有微影设备可制作出该最小间隔。该些线可大体上具有相同的线宽，并彼此间可等间隔分开。然后，遮罩层58以干蚀刻工艺蚀刻形成。
参照图6所示，光阻层59(图5)被移除。然后进行蚀刻工艺(例如：干蚀刻工艺)，图案化第二层57，以获得线与间隔图案57'，其中线与间隔图案57'包括多个间隔571。
参照图7所示，间隔层71形成或沉积在线与间隔图案57'上。在一些实施例中，间隔层71包含氧化物(oxide)。较佳地，在一些实施例中，间隔层71包含原子沉积氧化物(atomic layer deposition oxide)。在一些实施例中，间隔层71是利用原子层沉积工艺(atomic layer deposition)来形成。
在线与间隔图案57'的线的侧面上的间隔层71的厚度会决定之后所形成的字元线22(图3)的宽度。因为这些厚度可均匀形成，所以字元线22的宽度大体上是相同。
再参图7所示，材料72接着沉积在间隔层71上。在一些实施例中，材料72包含非晶硅(amorphous silicon)。在一些实施例中，材料72是利用低温非晶硅沉积工艺(low temperature amorphous silicon deposition)来形成。在一些实施例中，材料72是利用低温非晶硅沉积工艺，在温度低于如摄氏500度下来形成。
参照图8所示，高于在线与间隔图案57'顶部上的间隔层71的材料72被移除，留下位于线与间隔图案57'内的间隔中的填充材料72'。在一些实施例中，被移除的材料72可利用化学性机械研磨(chemical mechanical polishing；CMP)或干蚀刻等工艺来移除，其中移除工艺会停止在间隔层71。
参照图9所示，之后进行蚀刻工艺，以移除大部分的间隔层71。位于线与间隔图案57'的线的侧面上的间隔层71会被移除，留下多个间隔91，其中该些间隔91可用来界定字元线22的宽度。两相邻的间隔91可被线结构所分开，其中该线结构可包含遮罩层58的部分及线与间隔图案57'的线，或者该线结构可包含填充材料72''及间隔层的残留71'。
如图10所示，然后进行蚀刻工艺(例如：干蚀刻工艺)，以移除在间隔91内露出的停止层56，并藉此产生新的停止层56'，其中新的停止层56'具有多个间隔，而该些间隔露出位于下方的第一层55的部分。
参照图11所示，透过新的停止层56'上的间隔和间隔91，于第一层55内形成多个间隔111。该些间隔111可利用蚀刻工艺(例如：干蚀刻工艺)来形成。
如图12所示，利用如干蚀刻工艺，移除于间隔111内露出的氮化物层54，以露出下方的层53。接着，利用凹槽蚀刻工艺(recess etch process)蚀刻基材51，以获得多个间隔121，并藉此露出主动区的部分。之后，移除第一层55，以及多个字元线22进一步个别地形成在基材51内的间隔121。各字元线22在对应的主动区上延伸。字元线22可利用本领域技术人员所熟知的方法来形成。
因为在线与间隔图案57'内的间隔91(显示于图9)具有大体上相同的宽度，所以间隔111(显示于图11)可形成以具有大体上相当的深度。此外，因为间隔111被形成以具有大体上相当的宽度，所以字元线可具有大体上相当的宽度。在一些实施例中，在一主动区上的两字元线22的宽度差不大于1纳米。相较地，使用传统的方法，在一主动区上的两字元线的宽度差通常大于2纳米。因在同一主动区上的两字元线22具有相似或大体上相同的宽度及/或高度，使得在字元线22上对应主动区而形成的凹部顶面是平顶面。在一些实施例中，在同一主动区上的字元线的平顶面可大体上相同。在同一主动区上的两一致的字元线22可具有大体上相同的电性表现。
本揭示的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本揭示的教示及揭示而作种种不背离本揭示精神的替换及修饰。因此，本揭示的保护范围应不限于实施范例所揭示者，而应包括各种不背离本揭示的替换及修饰，并为权利要求所涵盖。

Claims (17)

1.一种存储装置，包含：
一基材，具有一主动区；以及
两字元线，形成于该主动区，各该字元线包含一凹部，该凹部对应该主动区，且该凹部是由一平顶面所界定。
2.根据权利要求1所述的存储装置，其特征在于该两字元线的各该凹部的各该平顶面是相同。
3.根据权利要求1所述的存储装置，其特征在于各该凹部包含一侧面，该侧面连接该平顶面，该侧面与该平顶面之间形成一圆角。
4.根据权利要求1所述的存储装置，其特征在于该两字元线的宽度差不大于1纳米。
5.一种存储装置结构的制备方法，其特征在于包含：
形成一第一层于包含多个主动区的一基材上和形成一第二层于该第一层上；
图案化该第二层，以获得一线与间隔图案，该线与间隔图案包含多条线和多个第一间隔；
形成一间隔层于该线与间隔图案上；
沉积填充材料于该多个第一间隔；
移除位于该多条线的侧面上的该间隔层，以形成多个第二间隔；
利用该多个第二间隔，于该第一层上形成多个第三间隔；
利用该多个第三间隔蚀刻该基材，以露出该多个主动区的部分；以及
形成多个字元线于该基材，各该字元线在对应的主动区上延伸。
6.根据权利要求5所述的制备方法，其特征在于各该字元线包含一凹部，该凹部包含一平顶面。
7.根据权利要求6所述的制备方法，其特征在于在该基材上相同的主动区上的两字元线的凹部的平顶面是相同。
8.根据权利要求6所述的制备方法，其特征在于各该凹部包含一侧面，该侧面连接该平顶面，其中该侧面与该平顶面之间形成一圆角。
9.根据权利要求5所述的制备方法，其特征在于图案化该第二层的步骤包含利用氮氧化硅遮罩蚀刻该第二层。
10.根据权利要求5所述的制备方法，其特征还包含利用该多个第二间隔蚀刻位于该第一层与该第二层之间的一停止层。
11.根据权利要求5所述的制备方法，其特征在于该第一层包含碳。
12.根据权利要求5所述的制备方法，其特征在于该第二层包含碳。
13.根据权利要求5所述的制备方法，其特征在于该第一层是透明。
14.根据权利要求5所述的制备方法，其特征在于该第二层是透明。
15.根据权利要求5所述的制备方法，其特征在于该填充材料包含非晶硅。
16.根据权利要求5所述的制备方法，其特征在于该间隔层包含原子沉积氧化物。
17.根据权利要求5所述的制备方法，其特征在于在相同的主动区上的两字元线的宽度差不大于1纳米。
CN201310334812.5A 2012-08-02 2013-08-02 存储装置结构的制备方法 Active CN103579239B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/565,289 US20140036565A1 (en) 2012-08-02 2012-08-02 Memory device and method of manufacturing memory structure
US13/565,289 2012-08-02

Publications (2)

Publication Number Publication Date
CN103579239A true CN103579239A (zh) 2014-02-12
CN103579239B CN103579239B (zh) 2016-04-20

Family

ID=50025321

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310334812.5A Active CN103579239B (zh) 2012-08-02 2013-08-02 存储装置结构的制备方法

Country Status (3)

Country Link
US (1) US20140036565A1 (zh)
CN (1) CN103579239B (zh)
TW (1) TWI532123B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653754A (zh) * 2015-11-03 2017-05-10 华邦电子股份有限公司 动态随机存取存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040094786A1 (en) * 2002-11-15 2004-05-20 Tran Luan C. Trench buried bit line memory devices and methods thereof
US20090239366A1 (en) * 2005-09-01 2009-09-24 Hasan Nejad Method Of Forming A Transistor Gate Of A Recessed Access Device, Method Of Forming A Recessed Transistor Gate And A Non-Recessed Transistor Gate, And Method Of Fabricating An Integrated Circuit
US20110183505A1 (en) * 2010-01-28 2011-07-28 Samsung Electronics Co., Ltd. Methods of forming fine patterns in integrated circuit devices and methods of manufacturing integrated circuit devices including the same
US20120178235A1 (en) * 2011-01-12 2012-07-12 Jayavel Pachamuthu Air Isolation In High Density Non-Volatile Memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR101140079B1 (ko) * 2010-07-13 2012-04-30 에스케이하이닉스 주식회사 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
KR101778287B1 (ko) * 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040094786A1 (en) * 2002-11-15 2004-05-20 Tran Luan C. Trench buried bit line memory devices and methods thereof
US20090239366A1 (en) * 2005-09-01 2009-09-24 Hasan Nejad Method Of Forming A Transistor Gate Of A Recessed Access Device, Method Of Forming A Recessed Transistor Gate And A Non-Recessed Transistor Gate, And Method Of Fabricating An Integrated Circuit
US20110183505A1 (en) * 2010-01-28 2011-07-28 Samsung Electronics Co., Ltd. Methods of forming fine patterns in integrated circuit devices and methods of manufacturing integrated circuit devices including the same
US20120178235A1 (en) * 2011-01-12 2012-07-12 Jayavel Pachamuthu Air Isolation In High Density Non-Volatile Memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653754A (zh) * 2015-11-03 2017-05-10 华邦电子股份有限公司 动态随机存取存储器
CN106653754B (zh) * 2015-11-03 2019-09-17 华邦电子股份有限公司 动态随机存取存储器

Also Published As

Publication number Publication date
CN103579239B (zh) 2016-04-20
TWI532123B (zh) 2016-05-01
US20140036565A1 (en) 2014-02-06
TW201407719A (zh) 2014-02-16

Similar Documents

Publication Publication Date Title
CN102017073B (zh) 在半导体结构中形成经隔离有源区域、沟槽及导电线的方法以及包含其的半导体结构
US10714481B2 (en) Semiconductor structure having air gap between gate electrode and distal end portion of active area and fabrication method thereof
US8586449B1 (en) Raised isolation structure self-aligned to fin structures
US10388601B2 (en) Semiconductor devices including conductive lines and methods of forming the semiconductor devices
TW441038B (en) Manufacturing method of ETOX flash memory
CN208637425U (zh) 半导体存储器电容孔的制备叠层结构
TWI490984B (zh) 記憶裝置及其製備方法
TW201220475A (en) Memory device and method of fabricating the same
EP4036960A1 (en) Memory forming method and memory
CN110137138B (zh) 存储器结构及其形成方法、存储器结构的电路
CN109962068A (zh) 存储器单元
CN103489839A (zh) 硬掩模间隙壁结构及其制作方法
US20100001402A1 (en) Multiple Patterning Method
CN103579239B (zh) 存储装置结构的制备方法
TW201440129A (zh) 半導體裝置之製造方法
US8927424B1 (en) Self-aligned patterning technique for semiconductor device features
CN100544002C (zh) 内存结构及其制备方法
WO2021232937A1 (zh) 半导体结构的制备方法
KR101082719B1 (ko) 반도체 소자의 패턴 형성방법
US20140252556A1 (en) Single-mask spacer technique for semiconductor device features
CN103378009A (zh) 制造金属氧化物半导体存储器的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant