CN106611786A - 一种mos管器件 - Google Patents
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Abstract
一种MOS管器件，该MOS管器件具有两个栅极，其中第一栅极为设置在沟道上方的控制器件开关的普通栅极，第二栅极为设置在LDD区上方控制漏源导通电阻Rdson的新增栅极。在本发明中，通过该第二栅极的调控，一方面可以在器件工作状态下降低漏源导通电阻Rdson，从而降低器件的工作损耗和提高开关效率；另一方面可以在器件关断状态下降低漏源电容Cds、提高漏源之间的阻抗和击穿电压BVdss，从而使器件关断时的隔断能力以及电压摆幅的阻挡能力提高。
Description
技术领域
本发明涉及一种金属氧化物半导体器件，尤其是一种具有双栅极结构的金属氧化物半导体管器件。
背景技术
随集成电路集成度的提高，器件尺寸逐步按比例缩小，目前特征尺寸已达到32nm量级。金属氧化物半导体(MOS)是最常见的半导体器件，是构成各种复杂电路的基本单元。MOS晶体管基本结构包括三个主要区域：源极(source)、漏极(drain)和栅电极(gate)。其中源极和漏极是通过高掺杂形成的，根据器件类型不同，可分为n型掺杂(NMOS)和p型掺杂(PMOS)。
在器件按比例缩小的过程中，漏极电压并不随之减小，这就导致源/漏极间的沟道区电场的增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高许多倍的速度，由于动能很大而被称为热电子，从而引起热电子效应(hot electron effect)。该效应属于器件的小尺寸效应，会引起热电子向栅介质层注入，形成栅电极电流和衬底电流，影响器件和电路的可靠性。
为了克服热电子效应，有多种对MOS晶体管结构的改进方法，例如双注入结构、埋沟结构、分立栅结构、埋漏结构等；其中研究得较多且实用价值较大的一种是轻掺杂漏(lightly doped drain；LDD)结构。LDD结构又称轻掺杂漂移区，其作用是降低电场，可以显著改进热电子效应。
参见图1，图1是一种现有的具有LDD结构的MOS管结构示意图。如图所示，其包括第一导电类型重掺杂衬底1、第一导电类型重掺杂衬底1上的P型外延层2以及P型外延层2上的源极区10和漏极区13，其中源极区10与漏极区13之间设有沟道区9，漏极区13与沟道区9之间设有LDD区11，沟道区9的上方设有栅17和栅极氧化层16。这种MOS器件在高频率时的性能主要受限于栅极到源极的电容Cgs和漏极到源极的电容Cds。而漏极到源极的电容Cds决定于轻掺杂区(LDD区)的大小，同时LDD区也决定了开启电阻Rdson和击穿电压BVdss的大小。对于该MOS管器件，要求器件在工作时，有尽可能低的漏源导通电阻Rdson，以降低器件的电流损耗和提高器件的效率，同时又要求器件在关断状态下，漏极和源极之间有尽可能低的漏源电容Cds，从而提高漏极和源极之间的阻抗，使器件不会产生漏电和损耗，以及，提高器件的击穿电压BVdss。然而实际上当管子在导通状态时，漏源导通电阻Rdson是一个固定的量，同时受LDD区的影响，漏源导通电阻Rdson和漏源电容Cds之间成为一对难以调和的量，原因如下：为了降低器件的导通电阻Rdson，需要减少LDD区的长度，以减少源极区和漏极区之间的距离，这样一来，器件在关断状态下的漏源电容Cds势必增大，使得漏极和源极之间的阻抗减少，从而导致源、漏之间的隔断能力变差，同时器件对电压摆幅的阻挡能力也变差，最终不仅影响器件对交流信号的关断能力，还降低了击穿电压BVdss，导致器件被击穿的风险加大。
发明内容
有鉴于此，本发明的目的在于提出一种新的MOS管器件，该MOS管器件能够在不减少LDD区长度的情况下，降低器件在导通状态下的漏源电阻Rdson。
根据上述目的提出的一种MOS管器件，包括衬底，形成在衬底上的源极区、漏极区和沟道区，在所述漏极区和所述沟道区之间设有LDD区，在所述沟道区的上方设有第一栅极氧化层和第一栅极，在所述LDD区的上方设有第二栅极氧化层和第二栅极，该第二栅极上施加的电压正比于第一栅极上施加的电压。
优选的，当MOS管为NMOS管时，在MOS管处于导通状态下，所述第二栅极与所述第一栅极一样施加的是正电压，在MOS管处于关断状态下，所述第二栅极接地或施加负电压。
优选的，当MOS管为PMOS管时，在MOS管处于导通状态下，所述第二栅极与所述第一栅极一样接地或施加负电压，在MOS管处于关断状态下，所述第二栅极施加正电压。
优选的，所述第二栅极为平行于LDD区的平板。
优选的，所述第二栅极氧化层具有覆盖第一栅极氧化层所形成的折肩，所述第二栅极包括水平部分和位于所述第二栅极氧化层折肩上的折肩部分。
优选的，所述衬底为绝缘体上硅结构，包括底硅、二氧化硅层和体硅层，所述源极区、漏极区、沟道区和LDD区形成在所述体硅层中。
优选的，所述衬底为p型硅衬底，所述源极区、漏接区、沟道区以及LDD区制作在该p型硅衬底中，或者所述衬底上设有p型外延层，所述源极区、漏接区、沟道区以及LDD区制作在该p型外延层中。
优选的，所述衬底包括重掺的p型底硅和在该P型底硅上外延的一层轻掺的p型体硅，所述源极区、漏接区、沟道区以及LDD区制作在该体硅中，在源极区的一侧设有重掺的p型下沉区，通过该p型下沉区将源极与衬底直接接地
与现有技术相比，本发明通过该第二栅极的调控，一方面可以在器件工作状态下降低漏源导通电阻Rdson，从而降低器件的工作损耗和提高开关效率；另一方面可以在器件关断状态下降低漏源电容Cds，提高漏源关断时的阻抗和击穿电压BVdss，从而使器件的关断能力提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种现有的具有LDD结构的MOS管结构示意图，
图2是本发明第一实施方式下的MOS器件的结构示意图，
图3A和3B分别示意了该第一实施方式MOS管在开通和关断状态下的工作原理图；
图4是本发明第二实施方式下的MOS器件的结构示意图，
图5是本发明第三实施方式下的MOS器件的结构示意图，
图6是本发明第四实施方式下的MOS器件的结构示意图。
具体实施方式
正如背景技术中所述，对于现有的MOS器件，要求器件在工作时，有尽可能低的漏源导通电阻Rdson，以降低器件的电流损耗和提高器件的响应速度，同时又要求器件在关断状态下，漏极和源极有尽可能低的漏源电容Cds和尽可能高的阻抗，使器件不会产生漏电和损耗。然而实际上当管子工作在饱和区时，漏源导通电阻Rdson是一个固定的量，同时受LDD区的影响，漏源导通电阻Rdson和漏源电容Cds之间成为一对难以调和的量，原因如下：为了降低器件的导通电阻Rdson，需要减少LDD区的长度，以减少源极区和漏极区之间的距离，这样一来，器件在关断状态下的漏源电容Cds势必增大，从而导致阻抗减少，影响器件对交流信号的关断能力。
因此本发明所要解决的技术问题在于MOS管器件中，在不减少LDD区长度的情况下，使器件在工作状态下的漏源导通电阻Rdson减小，从而提高管子的开关效率和减少工作状态下的损耗。同时又使器件在关断状态下的漏源电容Cds减小，漏极和源极之间的阻抗增加，提高器件的击穿电压BVdss和防漏电能力。
为达到上述目的，本发明采用的具体技术手段为：在现有MOS管的LDD区上方，设置一个第二栅极，在该第二栅极上施加一个与第一栅极电压成正比的第二栅极电压，通过对LDD区的电场调控，实现LDD区的阻值调控问题，并同时起到对Cds的调制。这里的电场调控是指，由于在第二栅极上施加一个与第一栅极成正比的电压，在MOS管开通状态下，该第二栅极的电位相对较高，此时在第二栅极和LDD区之间的电场方向为由上往下。LDD区的低浓度自由电子受电场的作用，往衬底的表面运动，于是大量的电子积聚在衬底表面，形成高密度自由电子区域，增加了该区域的导电能力，减少了漏源之间的总体电阻Rdson。而在MOS管关断状态下，该第二栅极接地或者施加一个负电压，此时第二栅极和LDD区之间的电场方向专为由下往上，LDD区的电子在电场作用下往pn结区方向集聚，如此一来，增加了LDD区与沟道区之间的耗尽区宽度，等效增加了漏极与源极之间的介质长度，使得漏源电容Cds减小，从而增大了漏、源之间的阻抗特性，增加器件的击穿电压BVdss，使得MOS的开关性能提高。
下面将通过具体实施方式对本发明的技术方案做详细描述。
请参见图2，图2是本发明第一实施方式下的MOS器件的结构示意图，如图所示，该MOS器件中，包括衬底100，形成在衬底100上的源极区110、漏极区120和沟道区130，在漏极区120和沟道区130之间的LDD区140。在沟道区130的上方设有第一栅极氧化层151和第一栅极152，在LDD区140的上方设有第二栅极氧化层153和第二栅极154。该第二栅极154上施加的电压正比于第一栅极152上施加的电压，即第一栅极152上施加一个正电压时，第二栅极154也施加一个正电压，第一栅极152接地或施加一个负电压时，该第二栅极154也同样接地或施加一个负电压。具体实现该两个栅压的正比关系，可以通过一个双输出的稳压电源，其第二输出端与第一输出端之间为正比关系，将第一栅极接在第一输出端，第二栅极接在第二输出端上。
下面以NMOS管为例，对本发明第一实施方式下的MOS管工作原理做说明。请参见图3A和3B，图3A和3B分别示意了该第一实施方式MOS管在开通和关断状态下的工作原理。如图所示，其中衬底100为p型掺杂的衬底，源极区110和漏极区120为n型重掺区，LDD区140为n型轻掺区。首先，在MOS管开通状态下，即第一栅极152上施加电压Vg1>管子的开启电压Vth，比如5V、7V或10V等。此时沟道区130形成n型沟道131，源极和漏极被导通。同时第二栅极154上施加一个正比于Vg1的第二栅电压Vg2，比如5V、7V或10V等(与第一栅极电压Vg1非一一对应)，使得第二栅极和衬底之间形成一个由上往下的电场。LDD区140中的自由电子在该电场驱动下往表面运动，形成一个自由电子的集聚区，如图3A中所示。在此影响下，LDD区140等同形成一条与n型沟道131串连的n型通道，使得漏极到源极之间的电子迁移更加容易，形成实质上的Rdson降低，达到对Rdson调控的目的。具体漏源之间的电阻减少程度，受LDD区140掺杂浓度，第二栅压Vg2的大小以及第二栅极氧化层153的厚度等方面的影响，当然在器件被制作完成后，上述几个量中只有第二栅压Vg2为可调量，因此通过对第二栅压Vg2的调节即可实现对Rdson的调节，这种手段是在不牺牲器件其它参数的情况下实现，使得器件在关断时得以保留原有的电容、电阻特性，从而减少引入LDD结构对MOS管子的负面影响，并且使得现有的LDD技术得以进一步的优化。
进一步地，如果当MOS管处于关断状态时，在第二栅极154接地或施加的电压Vg2为负电压。则此时相对于衬底，第二栅极处于低电位状态，电场方向由下往上，LDD区140中的自由电子往pn结区方向移动，使LDD区140上方的n型浓度减弱，如图3B所示。如此一来，增加了LDD区与沟道区之间的耗尽区宽度，等效增加了漏极与源极之间的介质长度，使得漏源电容Cds减小，从而增大了漏、源之间的阻抗特性，增加器件的击穿电压BVdss，使得MOS的开关性能提高。
对于PMOS管，其作用原理类似，只不过在管子工作时，两个栅极接地或施加负电压，管子关断时施加正电压。
请参见图4，图4是本发明第二实施方式下的MOS器件的结构示意图。如图所示，在该第二实施方式中，第二栅极154’的结构与第一实施方式中略有不同，在第一实施方式中，第二栅极154为一块平行于衬底的平板，其材质可以是导电金属或其他导电材料，比如多晶硅。但是在实际工艺中，由于第二栅极氧化层153覆盖在第一栅极152上，因此会有一个折肩产生，因此在第二实施方式中的第二栅极154’除了水平部分之外，还包括一个位于该折肩处的折肩部分。至于该折肩部分的端点，可以与下方的第一栅极氧化层152有水平重叠部分，也可以不重叠。
请参见图5，图5是本发明第三实施方式下的MOS器件的结构示意图。该实施方式中，采用绝缘体上硅(Silicon on Insulator，SOI)结构代替普通的硅衬底。如图所示，该衬底100包括底硅101、二氧化硅层102以及体硅层103。其中器件的源极、漏接、沟道区以及LDD区等都制作在体硅层103中。由于SOI结构的应用，在该实施方式中具有寄生电容小、集成度高、工艺简单、短沟道效应小等优点。该绝缘体上硅的掺杂类型视管子的应用而定，比如在NMOS管中，体硅层103进行p型轻掺，而在PMOS管中，体硅层进行n型轻掺。
请参见图6，图6是本发明第四实施方式下的MOS器件的结构示意图。如图所示，在该实施方式中，MOS器件实质上是一种LDMOS，该LDMOS的衬底100包括重掺的p型底硅和在该P型底硅上外延的一层轻掺的p型体硅101，器件的源极、漏接、沟道区以及LDD区等都制作在该体硅101中，在源极区110的一侧设置了一个重掺的p型下沉区(sinker)104，该p型下沉区104将源极直接导通至衬底100中。该第二实施方式可以将源极与衬底直接接地，避免源极使用外加的引线，因而可以降低器件因外加引线带来的寄生电感。
上述的各个实施方式中，都只给出了作为器件主要功能区的结构，然而在实际应用中，还应当包括与源极区、漏极区欧姆接触的源极和漏极，以及覆盖在第一栅极、第二栅极、源极、漏极等表面的氧化层、金属层或其它功能的外延层等层间结构和常规半导体工艺中使用金属导电柱将源极、漏极引到器件最表面的焊接区进行对外点连接的结构。
综上所述，本发明提出了一种MOS管器件，该MOS管器件具有两个栅极，其中第一栅极为设置在沟道上方的控制器件开关的普通栅极，第二栅极为设置在LDD区上方控制漏源导通电阻Rdson的新增栅极。在本发明中，通过该第二栅极的调控，一方面可以在器件工作状态下降低漏源导通电阻Rdson，从而降低器件的工作损耗和提高开关效率；另一方面可以在器件关断状态下降低漏源电容Cds、提高漏源关断电阻电阻Rdsoff和击穿电压BVdss，从而使器件的关断能力提高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种MOS管器件，包括衬底，形成在衬底上的源极区、漏极区和沟道区，在所述漏极区和所述沟道区之间设有LDD区，其特征在于：在所述沟道区的上方设有第一栅极氧化层和第一栅极，在所述LDD区的上方设有第二栅极氧化层和第二栅极，该第二栅极上施加的电压正比于第一栅极上施加的电压。
2.如权利要求1所述的MOS管器件，其特征在于：当MOS管为NMOS管时，在MOS管处于导通状态下，所述第二栅极与所述第一栅极一样施加的是正电压，在MOS管处于关断状态下，所述第二栅极接地或施加负电压。
3.如权利要求1所述的MOS管器件，其特征在于：当MOS管为PMOS管时，在MOS管处于导通状态下，所述第二栅极与所述第一栅极一样接地或施加负电压，在MOS管处于关断状态下，所述第二栅极施加正电压。
4.如权利要求1所述的MOS管器件，其特征在于：所述第二栅极为平行于LDD区的平板。
5.如权利要求1所述的MOS管器件，其特征在于：所述第二栅极氧化层具有覆盖第一栅极氧化层所形成的折肩，所述第二栅极包括水平部分和位于所述第二栅极氧化层折肩上的折肩部分。
6.如权利要求1所述的MOS管器件，其特征在于：所述衬底为绝缘体上硅结构，包括底硅、二氧化硅层和体硅层，所述源极区、漏极区、沟道区和LDD区形成在所述体硅层中。
7.如权利要求1所述的MOS管器件，其特征在于：所述衬底为p型硅衬底，所述源极区、漏接区、沟道区以及LDD区制作在该p型硅衬底中，或者所述衬底上设有p型外延层，所述源极区、漏接区、沟道区以及LDD区制作在该p型外延层中。
8.如权利要求1所述的MOS管器件，其特征在于：所述衬底包括重掺的p型底硅和在该P型底硅上外延的一层轻掺的p型体硅，所述源极区、漏接区、沟道区以及LDD区制作在该体硅中，在源极区的一侧设有重掺的p型下沉区，通过该p型下沉区将源极与衬底直接接地。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115064582A (zh) * | 2022-08-08 | 2022-09-16 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101930999A (zh) * | 2009-06-17 | 2010-12-29 | 英飞凌科技奥地利有限公司 | 具有非晶沟道控制层的半导体部件 |
| CN102790086A (zh) * | 2012-07-10 | 2012-11-21 | 苏州远创达科技有限公司 | 具有阶梯式多重不连续场板的ldmos器件及制造方法 |
-
2015
- 2015-10-23 CN CN201510696234.9A patent/CN106611786A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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