CN106601802A - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体元件及其制造方法，其制造方法包括下列步骤，提供基底。形成栅介电层以覆盖部分基底。形成栅极位于栅介电层上。对部分栅极进行第一掺杂制作工艺以在栅极形成多个栅极掺杂区和至少一个栅极未掺杂区，至少一个栅极未掺杂区位于栅极掺杂区之间且至少一个栅极未掺杂区的宽度总合为第一宽度。形成介电层以覆盖栅极的顶表面和侧壁。对基底进行第二掺杂制作工艺以形成源极区和漏极区，其中源极区和漏极区之间的最短距离为第二宽度。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种高压半导体元件及其制造方法。
背景技术
随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向制造更小且集成度更高的结构。然而，随着元件尺寸缩减，热载流子效应(hot carrier effect)的问题仍一直存在。在较严重的情况下，在漏极饱和电流(Idsat)的状态下甚至会出现骤回(snapback)，进而导致骤回击穿(snapback breakdown)现象的发生，这会导致元件的可靠度和使用寿命降低。这类的问题在高压元件(high voltage device)中发生的情形更为严重。因此，如何减少热载流子效应所造成的骤回击穿等问题，为当前所需研究的课题。
发明内容
本发明的目的在于提供一种半导体元件及其制造方法，可降低热载流子效应所导致的骤回击穿现象等问题的发生
本发明提出一种半导体元件的制造方法，包括下列步骤。提供基底。形成栅介电层以覆盖部分基底。形成栅极位于栅介电层上。对部分栅极进行第一掺杂制作工艺以在栅极形成多个栅极掺杂区和至少一个栅极未掺杂区，至少一个栅极未掺杂区位于栅极掺杂区之间且至少一个栅极未掺杂区的宽度总合为第一宽度。形成介电层以覆盖栅极的顶表面和侧壁。对基底进行第二掺杂制作工艺以形成源极区和漏极区，其中源极区和漏极区之间的最短距离为第二宽度。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，第一宽度占第二宽度的5％至40％
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，栅极未掺杂区的顶表面高于栅极掺杂区的顶表面。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，位于栅极未掺杂区上的介电层的顶表面低于位于栅极掺杂区上的介电层的顶表面。
本发明提出一种半导体元件的制造方法，包括下列步骤。提供基底。形成栅介电层以覆盖部分基底。形成栅极位于栅介电层上。形成介电层以覆盖栅极的顶表面和侧壁。对基底和部分栅极进行第三掺杂制作工艺以在基底形成源极区和漏极区以及在栅极形成多个栅极掺杂区和至少一个栅极未掺杂区，其中至少一个栅极未掺杂区位于栅极掺杂区之间，至少一个栅极未掺杂区的宽度总合为第一宽度，源极区和漏极区之间的最短距离为第二宽度。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，第一宽度占第二宽度的5％至40％。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，栅极未掺杂区的顶表面与栅极掺杂区的顶表面实质上共平面。
本发明提出一种半导体元件，包括基底、栅介电层、栅极以及介电层。基底包括源极区和漏极区，其中源极区和漏极区之间的最短距离为第二宽度。栅介电层位于基底上。栅极位于栅介电层上，其中栅极具有多个栅极掺杂区和至少一个栅极未掺杂区，至少一个栅极未掺杂区位于栅极掺杂区之间且至少一个栅极未掺杂区的宽度总合为第一宽度。介电层位于栅极的顶表面和侧壁上。
依照本发明的一实施例所述，在上述的半导体元件中，第一宽度占第二宽度的5％至40％。
依照本发明的一实施例所述，在上述的半导体元件中，栅极未掺杂区的顶表面与栅极掺杂区的顶表面实质上共平面。
依照本发明的一实施例所述，在上述的半导体元件中，栅极未掺杂区的顶表面高于栅极掺杂区的顶表面。
依照本发明的一实施例所述，在上述的半导体元件中，位于栅极未掺杂区上的介电层的顶表面低于位于栅极掺杂区上的介电层的顶表面。
基于上述，本发明的实施例所制造的半导体元件，由于在栅极有局部区域为栅极未掺杂区，在栅极未掺杂区下方的通道不具有栅极电压(Vg)所产生的垂直(Z轴)方向的电场。也就是说，电子经过此区域下方的通道时，电子流的加速减缓，进而可降低热载流子效应，并可同时减少骤回击穿现象的发生。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1F为本发明一实施例的半导体元件制造流程剖视图；
图2为本发明一实施例的半导体元件的结构剖视图；
图3为本发明另一实施例的半导体元件的结构剖视图；
图4为本发明又一实施例的半导体元件的结构剖视图；
图5A为本发明的实验例和比较例所制造的半导体元件的模拟漏极电流-栅极电压(Id-Vg)特性曲线图；
图5B为本发明的实验例和比较例所制造的半导体元件的模拟漏极电流-漏极电压(Id-Vd)特性曲线图。
符号说明
10、20、30、40：半导体元件
100：基底
102：栅介电层
104、104a、104b、104c：栅极
105、105a、105b：栅极掺杂区
106、106a、106b：栅极未掺杂区
108、108a：介电层
110：源极区
112：漏极区
114：掺杂区
L1、L2：宽度
具体实施方式
图1A至图1F为本发明一实施例的半导体元件制造流程剖视图。图2为本发明一实施例的半导体元件的结构剖视图。
请参照图1A，提供基底100。基底100可为硅基底。基底100可注入P型掺质或N型掺质而形成P型基底或N型基底。在本实施例中，基底100以P型基底为例来进行以下说明。
请参照图1B，形成栅介电层102以覆盖部分基底100。栅介电层102的形成方法例如是先在基底100上形成栅介电材料层(未绘示)后，接着对栅介电材料层进行图案化制作工艺而形成。栅介电材料层的材料例如是二氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)，栅介电材料层的材料也可以是高介电常数的介电层材料，例如氧化铝(Al2O3)、氧化钇(Y2O3)、锆氧化硅(ZrSixOy)、铪氧化硅(HfSixOy)、三氧化二镧(La2O3)、二氧化锆(ZrO2)、二氧化铪(HfO2)、五氧化二钽(Ta2O5)、氧化镨(Pr2O3)或二氧化钛(TiO2)。栅介电材料层的厚度例如是介于20nm至100nm之间。栅介电材料层的形成方法例如是热氧化法或化学气相沉积法。
请参照图1C，形成栅极104位于栅介电层102上。栅极104的形成方法例如是先在栅介电层102上成栅极材料层(未绘示)后，接着对栅极材料层进行图案化制作工艺而形成。栅极材料层的材料例如是多晶硅、多晶硅锗等。栅极材料层的厚度例如是介于50nm至300nm之间。栅极材料层的形成方法例如是化学气相沉积法。
请参照图1C和图1D，对部分栅极104进行第一掺杂制作工艺以在栅极104a形成多个栅极掺杂区105和至少一个栅极未掺杂区106。对部分栅极104进行第一掺杂制作工艺的方法例如是先形成图案化光致抗蚀剂层(未绘示)，接着对未被图案化光致抗蚀剂层覆盖的栅极进行掺杂制作工艺而形成多个栅极掺杂区105和至少一个栅极未掺杂区106。第一掺杂制作工艺的方法例如是离子注入法。第一掺杂制作工艺的掺质例如是N型掺质或P型掺质。N型掺质例如是磷或砷等。P型掺质例如是硼等。掺质的剂量例如是介于1E13/cm2至1E16/cm2之间。在此实施例中，第一掺杂制作工艺的掺质是以N型掺质为例，但本发明不限于此。
在一实施例中，栅极104a例如是具有二个栅极掺杂区105和一个栅极未掺杂区106，且栅极未掺杂区106位于栅极掺杂区105之间，也就是说，栅极未掺杂区106将二个栅极掺杂区105分开(如图1D所示)。在另一实施例中，栅极104例如是具有三个栅极掺杂区105和二个栅极未掺杂区106，且栅极未掺杂区106都位于栅极掺杂区105之间，也就是说，二个栅极未掺杂区106将三个栅极掺杂区105分开。但本发明不限于此。栅极掺杂区105和栅极未掺杂区106的数量并没有限制，只要栅极104a具有至少一个栅极未掺杂区106，且所述栅极未掺杂区106位于多个栅极掺杂区105之间将其分开即可。栅极未掺杂区106可以是位于靠近栅极104a中间的位置，也可以是位于靠近栅极104a边界的位置。
在栅极104a具有一个栅极未掺杂区106位于二个栅极掺杂区105之间的情况下，第一宽度L1是指所述栅极未掺杂区106的宽度。在栅极104a具有超过一个栅极未掺杂区106的情况下，第一宽度L1是指全部栅极未掺杂区106的宽度总和。举例来说，在二个栅极未掺杂区106位于三个栅极掺杂区105之间的情况下，第一宽度L1是指二个栅极未掺杂区106的宽度总和。
请参照图1D和图1E，形成介电层108以覆盖栅极104b的顶表面和侧壁。介电层108的材料例如是氧化硅、氮氧化硅或其组合。介电层108的厚度例如是介于20nm至50nm之间。介电层108的形成方法例如是对栅极104a进行热氧化制作工艺。
在一实施例中，通过热氧化制作工艺形成介电层108会消耗栅极104b。在一具体实施例中，通过热氧化制作工艺形成介电层108会消耗约二分之一的栅极104b，且介电层108在栅极掺杂区105a的形成速度大于介电层108在栅极未掺杂区106a的形成速度，也就是说，栅极掺杂区105a的消耗速度大于栅极未掺杂区106a的消耗速度。因此，随着介电层108的形成，栅极未掺杂区106a的顶表面会高于栅极掺杂区105a的顶表面，使栅极未掺杂区106a的顶表面形成一突起。在此情况下，位于栅极未掺杂区106a上方的介电层108的顶表面会低于栅极掺杂区105a上方的介电层108的顶表面，使位于栅极未掺杂区106a上方的介电层108的顶表面形成一凹陷。
请参照图1F，对基底100进行第二掺杂制作工艺以形成源极区110和漏极区112，源极区110和漏极区112之间的最短距离为第二宽度L2。第二宽度L2可以是通道长度(channel length)。在一实施例中，形成源极区110和漏极区112的方法例如是以栅介电层102为掩模对基底100进行第二掺杂制作工艺。第二掺杂制作工艺的方法例如是离子注入法。第二掺杂制作工艺的掺质例如是N型掺质或P型掺质。掺质的剂量例如是介于1E13/cm2至1E16/cm2之间。在此实施例中，第二掺杂制作工艺的掺质是以N型掺质为例，但本发明不限于此。
在一实施例中，第一宽度L1的长度例如占第二宽度L2的长度的5％至40％之间。在一具体实施例中，半导体元件例如为操作电压为35伏特的高压元件，第二宽度L2的长度例如为2.5微米，第一宽度L1的长度例如为0.2微米至1微米之间。但本发明不限于此。值得一提的是，由于在后续的加热制作工艺中可能会导致栅极掺杂区105a的掺质扩散至栅极未掺杂区106a中。因此，栅极未掺杂区106a的宽度(第一宽度L1)不能太小(例如是小于0.2微米)，否则从栅极掺杂区105a扩散的掺质可能会超过0.2微米的范围，而使栅极未掺杂区106a成为掺杂区，便失去原有未掺杂区所能达到的功效。
请参照图2，在另一实施例中，对基底100进行第二掺杂制作工艺以形成源极区110和漏极区112之前，可对基底100进行另一掺杂制作工艺以形成掺杂区114。在一实施例中，掺杂区114例如是设置于源极区110、漏极区112或二者的下方。在另一实施例中，掺杂区114例如是邻接于栅极104b下方的通道区。在此实施例中，掺杂区114例如是设置于漏极区112的下方，且邻接于栅极104b下方的通道区，此时第二宽度L2(即通道长度)为源极区110和掺杂区114之间的最短距离(如图2所示)。在此实施例中，掺杂制作工艺的掺质是以N型掺质为例，但本发明不限于此。掺杂制作工艺的掺质的剂量例如是介于1E13/cm2至1E16/cm2之间。第一宽度L1与第二宽度L2之间的关系如上所述，于此不再赘述。
图3为本发明另一实施例的半导体元件的结构剖视图。图4为本发明又一实施例的半导体元件的结构剖视图。
请参照图3，在此实施例中，与图1A至图1F不同之处在于介电层的形成与对栅极进行掺杂制作工艺的顺序不同。如图1E所示的实施例中，在形成介电层108以覆盖栅极104b的顶表面和侧壁时，栅极104b已进行第一掺杂制作工艺。因此，通过热氧化制作工艺形成介电层108消耗栅极104b的栅极掺杂区105a以及栅极未掺杂区106a的速度不同。随着介电层108的形成，剩余栅极104b的顶表面实质上非一平面，形成在栅极104b上方的介电层108的顶表面实质上亦非一平面。而在此实施例中(图3)，是先形成介电层108a以覆盖栅极104c的顶表面和侧壁之后，再对栅极104c进行第一掺杂制作工艺。也就是说，在形成介电层108a时，栅极104c都为未掺杂的栅极。因此，在此实施例中，通过热氧化制作工艺形成介电层108a消耗栅极104c并不会有速度差。也就是说，随着介电层108a的形成，消耗栅极104c的速度相同，剩余栅极104c的顶表面实质上为一平面，且形成在栅极104c上方的介电层108a的顶表面实质上亦为一平面。
接着，在形成介电层108b之后，对基底100和部分栅极104c进行第三掺杂制作工艺，以在基底100形成源极区110和漏极区112以及在栅极104c形成多个栅极掺杂区105b和至少一个栅极未掺杂区106b。对基底100和部分栅极104c进行第三掺杂制作工艺可以是相同步骤或是不同步骤。在一实施例中，可以先对基底100进行第一次的掺杂制作工艺以在栅极104c形成多个栅极掺杂区105b和至少一个栅极未掺杂区106b之后，再对基底100进行第二次的掺杂制作工艺以在基底100形成源极区110和漏极区112。在另一实施例中，可以同时对基底100和部分栅极104c进行掺杂制作工艺以在基底100形成源极区110和漏极区112以及在栅极104c形成多个栅极掺杂区105b和至少一个栅极未掺杂区106b，以减少整体制作工艺的步骤。
在此实施例中，除上述所提及步骤顺序的不同外，其他构件的配置方式、材料、形成方法与功效均与图1A至图1F中的构件相似，于此不再赘述。
请参照图4，在另一实施例中，与图3不同之处在于可对基底100进行第三掺杂制作工艺以形成源极区110和漏极区112之前，可对基底100进行另一掺杂制作工艺以形成掺杂区114。同上所述，在此实施例中，第二宽度L2(即通道长度)为源极区110和掺杂区114之间的最短距离。
以下将参照图1F、图2至图4对本发明的半导体元件的结构进行说明。
在一实施例中，如图1F所示，本发明的半导体元件10包括基底100、栅介电层102、栅极104b以及介电层108。基底100包括源极区110和漏极区112，其中源极区110和漏极区112之间的最短距离为第二宽度L2。栅介电层102位于基底100上。栅极104b位于栅介电层102上，其中栅极104b具有多个栅极掺杂区105a和至少一个栅极未掺杂区106a，至少一个栅极未掺杂区106a位于栅极掺杂区105a之间且栅极未掺杂区106a的宽度总合为第一宽度L1。介电层108位于栅极104b的顶表面和侧壁上。
如图1F所示，在一实施例中，第一宽度L1例如占所述第二宽度L2的5％至40％。在另一实施例中，当第二宽度L2例如为2.5微米时，第一宽度L1的范围例如介于0.2微米至1微米。在又一实施例中，栅极未掺杂区106a的顶表面高于栅极掺杂区105a的顶表面。在又一实施例中，位于栅极未掺杂区106a上方的介电层108的顶表面低于位于栅极掺杂区105a上方的介电层108的顶表面。
在另一实施例中，如图2所示，半导体元件20的基底100可以还包括掺杂区114。在此情况下，第二宽度L2(即通道长度)为源极区110和掺杂区114之间的最短距离。
在又一实施例中，如图3所示，半导体元件30的栅极未掺杂区106b的顶表面与栅极掺杂区105b的顶表面实质上共平面。其他构件的配置方式、材料、形成方法与功效均与图1F中的构件相似，于此不再赘述。
在又一实施例中，如图4所示，半导体元件40的栅极未掺杂区106b的顶表面与栅极掺杂区105b的顶表面实质上共平面，且半导体元件40的基底100可以还包括掺杂区114，在此情况下，第二宽度L2(即通道长度)为源极区110和掺杂区114之间的最短距离。
图5A为依照本发明的实验例和比较例所制造的半导体元件的模拟漏极电流-栅极电压(Id-Vg)特性曲线图。图5B为依照本发明的实验例和比较例所制造的半导体元件的模拟漏极电流-漏极电压(Id-Vd)特性曲线图。
实验例
依照本发明的一实施例模拟制造的半导体元件实验例。在此实验例中，半导体元件的基底包括源极区和漏极区，源极区和漏极区之间的距离为2.5微米至4微米(即第二宽度L2)，半导体元件的栅极具有二个栅极掺杂区和一个栅极未掺杂区，栅极未掺杂区位于二个栅极掺杂区之间将其分开，且栅极未掺杂区的宽度为0.2微米(即第一宽度L1)。
比较例
为依照传统的制造方法所制造的半导体元件比较例。在此比较例中，与实验例不同之处在于此半导体元件的栅极都为栅极掺杂区，并没有栅极未掺杂区相隔其间。
如图5A所示，在漏极电压(Vd)为20伏特，实验例模拟制造的半导体元件的漏极饱和电流值(Idsat)相较于比较例模拟制造的半导体元件的漏极饱和电流值(Idsat)下降幅度小于2％，二者之间并没有太大差异。如图5B所示，在栅极电压(Vg)为30伏特，实验例模拟制造的半导体元件的最大击穿电压值(VbH)相较于比较例模拟制造的半导体元件的最大击穿电压值(VbH)提升约4.5伏特(约15％)。也就是说，实验例模拟制造的半导体元件相较于比较例模拟制造的半导体元件需达更高的击穿电压值才会骤回，故可降低半导体元件发生骤回击穿(snapback breakdown)现象的发生。从以上模拟结果可以知道，实验例的半导体元件的栅极通过栅极未掺杂区位于二个栅极掺杂区之间将其隔开，不仅可维持相当的漏极饱和电流值(Idsat)，也可提升半导体元件的最大击穿电压值(VbH)。
综上所述，本发明的实施例所制造的半导体元件，由于在栅极有局部区域为栅极未掺杂区，在栅极未掺杂区下方的通道不具有栅极电压(Vg)所产生的垂直(Z轴)方向的电场。也就是说，电子经过此区域下方的通道时，电子流的加速减缓，进而可降低热载流子效应，并可同时减少骤回击穿现象的发生，以提升元件的可靠度和使用寿命。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (12)
1.一种半导体元件的制造方法，包括：
提供基底；
形成栅介电层以覆盖部分所述基底；
形成栅极位于所述栅介电层上；
对部分所述栅极进行第一掺杂制作工艺以在所述栅极形成多个栅极掺杂区和至少一个栅极未掺杂区，所述至少一个栅极未掺杂区位于所述栅极掺杂区之间且所述至少一个栅极未掺杂区的宽度总合为第一宽度；
形成介电层以覆盖所述栅极的顶表面和侧壁；以及
对所述基底进行第二掺杂制作工艺以形成源极区和漏极区，其中所述源极区和所述漏极区之间的最短距离为第二宽度。
2.如权利要求1所述的半导体元件的制造方法，所述第一宽度占所述第二宽度的5％至40％。
3.如权利要求1所述的半导体元件的制造方法，其中所述栅极未掺杂区的顶表面高于所述栅极掺杂区的顶表面。
4.如权利要求1所述的半导体元件的制造方法，其中位于所述栅极未掺杂区上的所述介电层的顶表面低于位于所述栅极掺杂区上的所述介电层的顶表面。
5.一种半导体元件的制造方法，包括：
提供基底；
形成栅介电层以覆盖部分所述基底；
形成栅极位于所述栅介电层上；
形成介电层以覆盖所述栅极的顶表面和侧壁；以及
对所述基底和部分所述栅极进行第三掺杂制作工艺以在所述基底形成源极区和漏极区以及在所述栅极形成多个栅极掺杂区和至少一个栅极未掺杂区，
其中所述至少一个栅极未掺杂区位于所述栅极掺杂区之间，所述至少一个栅极未掺杂区的宽度总合为第一宽度，所述源极区和所述漏极区之间的最短距离为第二宽度。
6.如权利要求5所述的半导体元件的制造方法，所述第一宽度占所述第二宽度的5％至40％。
7.如权利要求5所述的半导体元件的制造方法，其中所述栅极未掺杂区的顶表面与所述栅极掺杂区的顶表面实质上共平面。
8.一种半导体元件，包括：
基底，所述基底包括源极区和漏极区，其中所述源极区和所述漏极区之间的最短距离为第二宽度；
栅介电层位于所述基底上；
栅极位于所述栅介电层上，其中所述栅极具有多个栅极掺杂区和至少一个栅极未掺杂区，所述至少一个栅极未掺杂区位于所述栅极掺杂区之间且所述至少一个栅极未掺杂区的宽度总合为第一宽度；以及
介电层位于所述栅极的顶表面和侧壁上。
9.如权利要求8所述的半导体元件，所述第一宽度占所述第二宽度的5％至40％。
10.如权利要求8所述的半导体元件，其中所述栅极未掺杂区的顶表面与所述栅极掺杂区的顶表面实质上共平面。
11.如权利要求8所述的半导体元件，其中所述栅极未掺杂区的顶表面高于所述栅极掺杂区的顶表面。
12.如权利要求11所述的半导体元件，其中位于所述栅极未掺杂区上的所述介电层的顶表面低于位于所述栅极掺杂区上的所述介电层的顶表面。
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