CN106558548A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN106558548A
CN106558548A CN201510618400.3A CN201510618400A CN106558548A CN 106558548 A CN106558548 A CN 106558548A CN 201510618400 A CN201510618400 A CN 201510618400A CN 106558548 A CN106558548 A CN 106558548A
Authority
CN
China
Prior art keywords
layer
dummy grid
protective layer
grid
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510618400.3A
Other languages
English (en)
Other versions
CN106558548B (zh
Inventor
邓武锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510618400.3A priority Critical patent/CN106558548B/zh
Publication of CN106558548A publication Critical patent/CN106558548A/zh
Application granted granted Critical
Publication of CN106558548B publication Critical patent/CN106558548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。所述方法包括：提供半导体衬底，第一晶体管区和第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在第一伪栅极和第二伪栅极之间填充有层间介电层；回蚀刻部分第一伪栅极和第二伪栅极；在剩余的第一伪栅极和第二伪栅极的表面上分别沉积形成第一保护层和第二保护层；去除第一保护层和第一伪栅极，以形成第一栅极沟槽；形成第一金属栅极；去除第二保护层和第二伪栅极，以形成第二栅极沟槽；形成第二金属层，并对第二金属层执行第二化学机械研磨工艺，停止于层间介电层的表面上，以形成第二金属栅极。采用本发明的制造方法，可以降低CMP过程引起的多晶硅碟形凹陷的产生。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断减小。32nm以下的高k金属栅极逐渐成为当前半导体技术发展的主流方向。其中，铝栅极由于其优异的特性而受到人们的青睐。
Al栅极的化学机械研磨(chemical-mechanical planarization，简称CMP)制程是形成铝栅极的最重要的制程之一，化学机械研磨技术兼具有机械式研磨与化学式研磨两种作用，可以使整个晶圆表面达到平坦化，从而精确地控制Al栅极台阶(step)。
但是，在常规的CMP制程中常常会在晶圆表面上产生许多缺陷，这些缺陷主要包括划痕(scratch)、微粒、研磨液残留物等，其中特别引起关注的是划痕，因为它们通常是晶圆的致命的缺陷，会极大程度地降低晶圆的总的良率。由于这些缺陷可以导致生产良率的损失因此最小化CMP过程中的缺陷是有利的。
对于后金属栅极工艺，CMP过程分为PMOS CMP和NMOSCMP，例如先进行PMOS CMP，之后在进行NMOS CMP。这样，在PMOS CMP过程中，由于多晶硅的移除速率比较高，而使得多晶硅的碟形凹陷很大。来自前一层的台阶高度问题使得Al CMP残留物的清除更加困难，导致NMOS CMP之后发现Al残留物的存在。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，所述方法包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层；
步骤S2：回蚀刻部分所述第一伪栅极和所述第二伪栅极；
步骤S3：在剩余的所述第一伪栅极和所述第二伪栅极的表面上分别沉积形成第一保护层和第二保护层；
步骤S4：去除所述第一保护层和第一伪栅极，以形成第一栅极沟槽；
步骤S5：在所述层间介电层上以及所述第一栅极沟槽内沉积形成第一金属层，并对所述第一金属层执行第一化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第一金属栅极；
步骤S6：去除所述第二保护层和所述第二伪栅极，以形成第二栅极沟槽；
步骤S7：在所述层间介电层上和所述第二栅极沟槽内沉积形成第二金属层，并对所述第二金属层执行第二化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第二金属栅极。
进一步，所述回蚀刻的深度小于100埃。
进一步，采用气体离化团束的沉积方法形成所述第一保护层和所述第二保护层。
进一步，所述第一保护层和所述第二保护层的厚度均小于100埃。
进一步，所述第一保护层和所述第二保护层的顶面均与所述层间介电层的表面齐平。
进一步，在所述步骤S3和所述步骤S4之间，还包括以下步骤：
在所述层间介电层、所述第一保护层和所述第二保护层上沉积形成第一硬掩膜层；
去除对应所述第一晶体管区的部分所述第一硬掩膜层，以暴露所述第一保护层。
进一步，在所述步骤S5和所述步骤S6之间，还包括以下步骤：
在所述层间介电层的表面上、所述第二保护层的表面上和所述第一金属栅极的表面上形成第二硬掩膜层；
去除所述第二晶体管区对应的部分所述第二硬掩膜层，以暴露所述第二保护层。
进一步，
在所述步骤S5中，在沉积所述第一金属层之前还包括在所述第一栅极沟槽的底部和侧壁上沉积形成第一功函数金属层的步骤；
在所述步骤S7中，在沉积所述第二金属层之前还包括在所述第二栅极沟槽内形成第二功函数金属层的步骤。
进一步，在所述第一伪栅极和所述第二伪栅极下方的所述半导体衬底的表面上还形成有高k介电层。
本发明实施例二提供一种采用前述的方法制作的半导体器件。
综上所述，采用本发明的制造方法，通过在伪栅极上形成保护层，可以降低CMP过程引起的多晶硅碟形凹陷的产生，进而避免由于前一层的台阶高度问题而导致的Al CMP残留物问题，提高了器件的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1I示出了根据本发明的一个实施例的一种半导体器件的制造方法的相关步骤中所形成的结构的剖视图；
图2示出了根据本发明的一个实施例的使用的CMP设备的剖视图；
图3示出了CMP过程中不同材料的移除速率的柱状图(上图)和移除速率比的柱状图(下图)；
图4为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A-图1I、图2至图4来描述本发明的一个实施例提出的一种半导体器件的制造方法。
示例性地，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：
如图1A所示，提供半导体衬底100，所述半导体衬底100包括第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极101p和第二伪栅极101n，在所述第一伪栅极101p和所述第二伪栅极101n之间填充有层间介电层102。
其中，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底100的构成材料选用单晶硅。
在半导体衬底100中形成有隔离结构(未示出)，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极101p和第二伪栅极101n，在第一伪栅极101p和第二伪栅极101n下方的所述半导体衬底100的表面上还形成有高k介电层10。高k介电层10的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层10的厚度范围为10埃至30埃。
第一伪栅极101p和第二伪栅极101n的材料包括多晶硅或无定形碳，较佳地是多晶硅。第一伪栅极101p、第二伪栅极101n和高K介电层10的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
在一个示例中，形成第一伪栅极101p和第二伪栅极101n方法为：依次在半导体衬底上沉积形成高K介电层10和伪栅极材料层，在所述伪栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述第一伪栅极101p、第二伪栅极101n的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻伪栅极材料层以及高K介电层10，形成伪栅极结构。然后去除所述光刻胶层。上述第一伪栅极101p和第二伪栅极101n的形成方法仅是示例性地，其他任何形成第一伪栅极101p和第二伪栅极101n的方法均可适用于本发明。
在第一伪栅极101p和第二伪栅极101n的两侧壁上形成有偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。在本实施例中，偏移侧墙为氧化物和氮化物的叠层。形成偏移侧墙的工艺可以为本领域技术人员熟知的任何工艺，例如化学气相沉积。在偏移侧墙沉积的过程中不可避免的在伪栅极结构的上方也会形成偏移侧墙，但其会在之后的制程中被化学机械研磨或刻蚀去除。
形成层间介电层102可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层102可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，沉积层间介电层102覆盖半导体衬底100，并进行化学机械研磨工艺，以暴露第一伪栅极101p和第二伪栅极101n的表面。需要说明的是，在形成层间介电层102之前，还要先形成接触孔蚀刻停止层，采用共形沉积工艺形成接触孔蚀刻停止层，以使形成的接触孔蚀刻停止层具有良好的阶梯覆盖特性，接触孔蚀刻停止层的材料优选氮化硅。
接着，如图1B所示，回蚀刻部分所述第一伪栅极101p和所述第二伪栅极101n。
可选地，所述回蚀刻的深度小于100埃。所述回蚀刻工艺可以采用湿法刻蚀或者干法刻蚀，或者CMP精细研磨。在本发明的一具体实施例中，可以采用干法蚀刻执行回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法蚀刻。作为一个实例，采用等离子体蚀刻工艺，采用的蚀刻气体为基于氧气(O2-based)的气体，蚀刻气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法蚀刻的蚀刻气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
接着，如图1C所示，在剩余的所述第一伪栅极101p和所述第二伪栅极101n的表面上分别沉积形成第一保护层103p和第二保护层103n；
第一保护层103p和第二保护层103n的材料可以包括PSG、硼掺杂PSG、TEOS、SiO2、SiN或其他合适的材料。可采用本领域技术人员熟知的任何方法沉积形成第一保护层103p和第二保护层103n，例如，化学气相沉积方法和物理气相沉积等。本实施例中，较佳地，采用气体离化团束(Gas Cluster Ion Beam，简称GCIB)的沉积方法形成所述第一保护层103p和所述第二保护层103n。气体离化团束产生自预定衬底的薄膜的前驱气体源，其中沉积发生于大体上垂直于GCIB入射方向的表面上，大体上不会沉积在于入射方向平行的表面上。
示例性地，所述第一保护层103p和第二保护层103n的厚度均小于100埃。较佳地，第一保护层103p和第二保护层103n的顶面均与所述层间介电层102的表面齐平。也即，第一保护层103p和第二保护层103n的厚度大体上与前述步骤中回蚀刻的深度相等，以提供没有台阶高度平坦的表面。
接着，如图1C所示，在所述层间介电层102、所述第一保护层103p和所述第二保护层103n上沉积形成第一硬掩膜层1041。
第一硬掩膜层1041的材料可以为任意适合的硬掩膜材料，本实施例中，较佳地，所述第一硬掩膜层1041的材料为TiN。可采用本领域技术人员熟知的任何沉积方法形成，例如化学气相沉积、物理气相沉积等方法。
接着，如图1D所示，去除对应所述第一晶体管区的部分所述第一硬掩膜层1041，以暴露所述第一保护层103p。
在一个示例中，在第一硬掩膜层1041上形成光刻胶层，采用光刻工艺图案化所述光刻胶层，以暴露对应第一晶体管区的部分第一硬掩膜层1041，之后可利用干法刻蚀或者湿法刻蚀的方法，将暴露的第一硬掩膜层1041去除，以暴露所述第一保护层103p。上述方法仅是示例性地，其他合适的方法也可适用于本发明。剩余的第一硬掩膜层1041对其下方的第二保护层103n等膜层具有保护作用。
接着，如图1E所示，去除所述第一保护层103p和第一伪栅极101p，以形成第一栅极沟槽105p。
在本实施例中，通过实施干法蚀刻，依次所述第一保护层103p和第一伪栅极101p。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。上述方法仅是示例性地，其他适合的方法，例如湿法刻蚀等也可适用于本发明。
示例性地，在所述第一栅极沟槽中沉积金属层之前，还包括依次在第一栅极沟槽的底部和侧壁上沉积形成第一功函数金属层的步骤。进一步地，在形成第一功函数金属层之前还包括覆盖层的步骤。
对于PMOS器件，其第一功函数金属层为P型功函数金属层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。
对于NMOS器件，其第一功函数金属层为N型功函数金属层(NWF)，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。
接着，如图1F所示，在所述层间介电层102上以及所述第一栅极沟槽内沉积形成第一金属层，并对所述第一金属层执行化学机械研磨工艺，停止于所述层间介电层102的表面上，以形成第一金属栅极106p。
第一金属层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第一金属层。
将所述晶圆置于化学机械研磨设备中，用研磨垫和研磨液对第一金属层进行化学机械研磨。
示例性地，图2示出了本步骤中的CMP设备的结构，所述CMP设备包括研磨垫21、研磨头22、研磨台23和研磨垫修整器(dresser)24，其中，所述研磨垫贴附于研磨台23的表面，研磨头22用于夹持、移动以及旋转晶圆。研磨时将晶圆固定于研磨头22，与研磨头相连的轴杆25对研磨头22向下施加一定的压力，将晶圆的为第一金属层的面压向所述研磨垫，当研磨台23在马达的带动下旋转时，研磨头22也进行相对运动，同时将研磨液输送到研磨垫上21，并通过离心力和研磨垫修整器24使所述研磨液均匀地分布在研磨垫21上，通过晶圆的表面与所述研磨垫之间的相对运动将晶圆具有第一金属层的表面平坦化。
在研磨过程中，用研磨液、去离子水或所述研磨液和H2O2的混合液喷洒在所述研磨垫上，以对所述研磨垫进行清洗，以除去研磨产生的副产物等各种微粒，以避免这些微粒在晶圆移出研磨垫时对晶圆造成划痕，以及防止对后续的需要在所述研磨垫进行研磨的晶圆产生划痕。
如图3中示出的移除速率的柱状图可以看出，在CMP过程中，金属Al的移除速率最大(例如，约1138)，其次，多晶硅的移除速率约为322，而氧化物的移除速率最低约41。图3中还示出了移除速率比的柱状图，其中，金属Al/多晶硅的移除速率比约3.54，金属Al/氧化物的移除速率比约27.77，多晶硅/氧化物的移除速率比约7.85。可以看出，金属Al/氧化物的移除速率比最大，因此在CMP过程中，由于第二伪栅极101n的上方形成有第二保护层103n，则其对第二保护层103n的研磨很小或近似没有，故能使表面平坦，不会出现碟形凹陷等。
在CMP过程中，同时将前述步骤中剩余的第一硬掩膜层1041研磨去除。
接着，如图1G所示，在所述层间介电层102的表面上、所述第二保护层103n的表面上和所述第一金属栅极106p的表面上形成第二硬掩膜层1042。所述第二硬掩膜层1042的材料可以为任意的合适的材料，例如氮化钛等。之后，去除所述第二晶体管区对应的部分所述第二硬掩膜层，以暴露所述第二保护层。可采用光刻工艺和刻蚀的方法去除所述第二硬掩膜层，剩余的第二硬掩膜层对于其下方的第一金属栅极具有保护作用。
接着，如图1H所示，去除所述第二保护层和所述第二伪栅极，以形成第二栅极沟槽105n。
在本实施例中，通过实施干法蚀刻，依次所述第一保护层和第一伪栅极。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。上述方法仅是示例性地，其他适合的方法，例如湿法刻蚀等也可适用于本发明。
示例性地，在所述第二栅极沟槽中沉积第二金属层之前，还包括依次在第二栅极沟槽的底部和侧壁上沉积形成第二功函数金属层(未示出)的步骤。进一步地，在形成第二功函数金属层之前还包括形成覆盖层的步骤。
第二功函数金属层的材料可以参照前述的第一功函数金属层的材料，其根据实际工艺条件进行合理的选择，在此不再赘述。
最后，如图1I所示，在所述层间介电层102上和所述第二栅极沟槽105n内沉积形成第二金属层，并对所述第二金属层执行化学机械研磨工艺，停止于所述层间介电层102的表面上，以形成第二金属栅极106n。
第二金属层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第一金属层。
将所述晶圆置于化学机械研磨设备中，用研磨垫和研磨液对第二金属层进行化学机械研磨。采用基本上与前述的对第一金属层相同的研磨方法，在此不作赘述。
参照图4，为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图，用于简要示出整个制造工艺的流程。
在步骤S401中：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层；
在步骤S402中：回蚀刻部分所述第一伪栅极和所述第二伪栅极；
在步骤S403中：在剩余的所述第一伪栅极和所述第二伪栅极的表面上分别沉积形成第一保护层和第二保护层；
在步骤S404中：去除所述第一保护层和第一伪栅极，以形成第一栅极沟槽；
在步骤S405中：在所述层间介电层上以及所述第一栅极沟槽内沉积形成第一金属层，并对所述第一金属层执行第一化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第一金属栅极；
在步骤S406中：去除所述第二保护层和所述第二伪栅极，以形成第二栅极沟槽；
在步骤S407中：在所述层间介电层上和所述第二栅极沟槽内沉积形成第二金属层，并对所述第二金属层执行第二化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第二金属栅极。
综上所述，采用本发明的制造方法，通过在伪栅极上形成保护层，可以降低CMP过程引起的多晶硅碟形凹陷的产生，进而避免由于前一层的台阶高度问题而导致的Al CMP残留物问题，提高了器件的良率和性能。
实施例二
本实施例中还提供一种采用实施例一中的制造方法获得的半导体器件。
本发明的半导体器件包括：半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一金属栅极和第二金属栅极，在所述第一金属栅极和所述第二金属栅极之间填充有层间介电层。
示例性地，在所述第一金属栅极的下方还依次形成有高k介电层、覆盖层和第一功函数金属层。在所述第二金属栅极下方还依次形成有高k介电层、覆盖层和第二功函数金属层。
半导体衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底的构成材料选用单晶硅。
在半导体衬底中形成有隔离结构(未示出)，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在第一金属栅极和第二金属栅极下方的所述半导体衬底的表面上还形成有高k介电层。高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
第一金属栅极和第二金属栅极的材料可以选择为但不限于Al、W或者其他适合的薄膜层。
由于本发明的半导体器件采用前述的实施例一中的方法制作，因此在实施例一具有有益效果的前提下，本发明的半导体器件也同样具有前述的优点，半导体器件的表面很少甚至几乎没有金属Al等研磨残留物的存在，具有较高的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层；
步骤S2：回蚀刻部分所述第一伪栅极和所述第二伪栅极；
步骤S3：在剩余的所述第一伪栅极和所述第二伪栅极的表面上分别沉积形成第一保护层和第二保护层；
步骤S4：去除所述第一保护层和第一伪栅极，以形成第一栅极沟槽；
步骤S5：在所述层间介电层上以及所述第一栅极沟槽内沉积形成第一金属层，并对所述第一金属层执行第一化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第一金属栅极；
步骤S6：去除所述第二保护层和所述第二伪栅极，以形成第二栅极沟槽；
步骤S7：在所述层间介电层上和所述第二栅极沟槽内沉积形成第二金属层，并对所述第二金属层执行第二化学机械研磨工艺，停止于所述层间介电层的表面上，以形成第二金属栅极。
2.根据权利要求1所述的制造方法，其特征在于，所述回蚀刻的深度小于100埃。
3.根据权利要求1所述的制造方法，其特征在于，采用气体离化团束的沉积方法形成所述第一保护层和所述第二保护层。
4.根据权利要求1所述的制造方法，其特征在于，所述第一保护层和所述第二保护层的厚度均小于100埃。
5.根据权利要求1所述的制造方法，其特征在于，所述第一保护层和所述第二保护层的顶面均与所述层间介电层的表面齐平。
6.根据权利要求1所述的制造方法，其特征在于，在所述步骤S3和所述步骤S4之间，还包括以下步骤：
在所述层间介电层、所述第一保护层和所述第二保护层上沉积形成第一硬掩膜层；
去除对应所述第一晶体管区的部分所述第一硬掩膜层，以暴露所述第一保护层。
7.根据权利要求1所述的制造方法，其特征在于，在所述步骤S5和所述步骤S6之间，还包括以下步骤：
在所述层间介电层的表面上、所述第二保护层的表面上和所述第一金属栅极的表面上形成第二硬掩膜层；
去除所述第二晶体管区对应的部分所述第二硬掩膜层，以暴露所述第二保护层。
8.根据权利要求1所述的制造方法，其特征在于，
在所述步骤S5中，在沉积所述第一金属层之前还包括在所述第一栅极沟槽的底部和侧壁上沉积形成第一功函数金属层的步骤；
在所述步骤S7中，在沉积所述第二金属层之前还包括在所述第二栅极沟槽内形成第二功函数金属层的步骤。
9.根据权利要求1所述的制造方法，其特征在于，在所述第一伪栅极和所述第二伪栅极下方的所述半导体衬底的表面上还形成有高k介电层。
10.一种采用如权利要求1-9中任一项所述的方法制作的半导体器件。
CN201510618400.3A 2015-09-25 2015-09-25 一种半导体器件及其制造方法 Active CN106558548B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510618400.3A CN106558548B (zh) 2015-09-25 2015-09-25 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510618400.3A CN106558548B (zh) 2015-09-25 2015-09-25 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106558548A true CN106558548A (zh) 2017-04-05
CN106558548B CN106558548B (zh) 2019-07-26

Family

ID=58414008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510618400.3A Active CN106558548B (zh) 2015-09-25 2015-09-25 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN106558548B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100087038A1 (en) * 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for n/p patterning in a gate last process
CN103137489A (zh) * 2011-12-02 2013-06-05 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US20140349452A1 (en) * 2013-05-22 2014-11-27 United Microelectronics Corp. Method for manufacturing semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100087038A1 (en) * 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for n/p patterning in a gate last process
CN103137489A (zh) * 2011-12-02 2013-06-05 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US20140349452A1 (en) * 2013-05-22 2014-11-27 United Microelectronics Corp. Method for manufacturing semiconductor devices

Also Published As

Publication number Publication date
CN106558548B (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
CN100438073C (zh) 半导体装置及其制造方法
US10515809B2 (en) Selective high-K formation in gate-last process
TWI524465B (zh) 用於淺渠溝隔離（sti）區域之氮化矽硬停囊封層
CN103137624A (zh) 高栅极密度器件和方法
CN107799461B (zh) 一种半导体器件的制造方法
US9991154B2 (en) Method for fabricating a fin field effect transistor and a shallow trench isolation
TWI408809B (zh) 半導體裝置
CN101794711A (zh) 半导体元件的制造方法
CN106571294A (zh) 一种半导体器件的制造方法
CN103377912B (zh) 浅沟槽隔离化学机械平坦化方法
US8664119B2 (en) Semiconductor device manufacturing method
CN107017206A (zh) 半导体装置及制造方法
CN104795362B (zh) 一种制作半导体器件的方法
CN103811538B (zh) 具有器件收益和生产率改进的金属栅极结构
CN105097534B (zh) 一种制作半导体器件的方法
CN104779148B (zh) 一种制作半导体器件的方法
CN104752175B (zh) 一种制作半导体器件的方法
CN107978564A (zh) 一种半导体器件及其制造方法和电子装置
CN107546179B (zh) 一种半导体器件及其制造方法
CN105845573A (zh) 一种FinFET器件及其制造方法、电子装置
CN107424926B (zh) 一种半导体器件及其制造方法
CN104979277A (zh) 一种化学机械平坦化的工艺方法
CN106558547B (zh) 一种半导体器件及其制造方法
US9349814B2 (en) Gate height uniformity in semiconductor devices
CN106558548B (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant