CN106531696A - 降低噪声和控制频率的电路 - Google Patents

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Abstract

本公开涉及降低噪声和控制频率的电路。通过倒装安装具有有源面的芯片面向低损耗的衬底而封装裸片。接地平面通过低损耗衬底的通孔耦合到裸片的有源侧。接地平面被定位成集中高频电磁场在低损耗衬底。调谐高度可以进行调整，以调整在裸片的电路的中心频率。

Description

降低噪声和控制频率的电路
技术领域
本公开的实施例涉及电子系统，并且更具体地涉及单片微波集成电路(MMIC)和谐振器。
背景技术
电子设备可以被制造成单片微波集成电路(MMIC)。MMIC裸片可制造具有在裸片的一侧的有源电路和裸片的相对侧的接地平面。一些MMIC可以包括谐振器和振荡器。理想的是改进相位噪声，并能够调整的振荡器的中心频率。
发明内容
本公开的一个方面是一种封装芯片，其包括封装衬底、裸片以及接地平面。该封装衬底包括第一侧和第二侧，所述第二侧相对第一侧。裸片包括比所述封装衬底更有损的半导体衬底和裸片的有源侧的谐振电路，所述有源侧朝向封装衬底的第一侧。接地平面是裸片的外部，所述接地平面由所述封装衬底的至少一部分从所述谐振电路分离，以及接地平面电耦合到裸片。
在封装芯片中，接地平面可以是与谐振器电路的最接近接地平面。裸片可以没有接地平面。接地平面可以相对于谐振器电路进行定位，以便集中射频电磁场在封装衬底的至少一部分。接地平面和裸片可以设置在封装衬底的相对侧。
在封装芯片中，封装材料可以是与裸片背面侧物理接触，所述裸片的背面相对所述裸片的有源侧。凸起可耦合到所述裸片的有源侧，使得所述裸片的有源侧从封装衬底分离。封装衬底可以是层叠衬底。封装衬底可以使用标准印刷电路板材料制成，或者可以使用玻璃材料，陶瓷材料；或铁氧体材料中的至少一个来构造。该半导体衬底可包括掺杂的硅材料。裸片可以包括包含压控振荡器的微波单片集成电路，所述压控振荡器包括谐振器。
本公开内容的另一个方面是包括在微波单片集成电路(MMIC)的有源侧的谐振电路的电子系统，其包括半导体衬底，比所述半导体衬底的有损少的封装衬底，和接地平面。相对于谐振电路定位接地平面被配置为集中微波频率电磁场在封装衬底的至少一部分上。
在该电子系统中，MMIC可以安装在倒装片，使得裸片的有源侧面向装配衬底。接地平面可以从谐振电路至少由封装衬底的一部分分离。接地平面和谐振器电路可以设置在封装衬底的相对侧。
在该电子系统中，通孔通过所述封装衬底的至少一部分延伸，并且通孔可以提供接地平面和谐振电路之间的电连接。凸起可以耦合在MMIC的有源侧和封装衬底之间。MMIC可以包括从所述谐振器电路接收信号的电压控制振荡器(VCO)，被配置为输出信号的VCO，所述信号在至少部分基于输入信号的电压改变的频率振荡。
本公开内容的另一个方面是一种芯片组件的方法。该方法包括提供裸片，包括谐振器，以及在封装衬底上倒装安装裸片，使得通过封装衬底中的通孔，裸片的有源侧电耦合到裸片外部的接地平面，其中该封装衬底比裸片的半导体衬底具有较低的损耗，且其中从所述接地平面向所述谐振器的距离影响谐振器的中心频率。
该方法还可以包括提供基本上相同于裸片的第二裸片，以及在第二封装衬底上倒装芯片安装第二裸片，使得所述第二裸片的有源侧通过在第二封装衬底中的通孔被电耦合到第二裸片外部的第二接地平面，其中所述第二封装衬底具有比所述第二裸片的半导体衬底的更低损耗，并且其中从第二接地平面分隔第二裸片的谐振器的第二距离大于距离，使得所述第二裸片的谐振器具有不同于中心频率的第二中心频率。
为了概括本公开，本文已描述本发明的某些方面、优点和新颖特征。但应该理解的是，不一定所有这些优点可以在根据本发明的任何特定实施例来实现。因此，本发明可以实现或优化本文所教导的优点或一组优点的形式体现或执行，而不必实现为本文教导或建议的其他优点。
附图说明
图1示出根据一个实施例的示例性芯片的侧视图剖面图。
图2示出了根据一个实施例的示例性电压控制振荡器(VCO)的芯片的俯视图。
图3示出了根据一个实施例的示例性的VCO芯片的俯视图。
图4示出了根据一个实施例的制造谐振器的方法的示例框图。
图5示出了根据一个实施例的制造VCO的方法的示例性框图。
图6示出了根据一个实施例的示例性谐振电路的原理图。
具体实施方式
某些实施例的以下详细描述提出了具体实施例的各种描述。然而，在此描述的创新可以体现在许多不同方式，例如，如由权利要求书所定义和所覆盖。在此描述中，参考附图，其中类似的参考数字可以指示相同或功能相似的元件。应当理解，在图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比在附图和/或特定附图中所示的元件的子集示出更多的元件。另外，实施例可以并入两个或更多附图的特征的任何合适组合。
谐振器电路(诸如，LC调谐振荡器)可用于产生高频电磁场。随着电磁场渗透某些材料，它受到该材料的影响。这可导致能量损失并有助于噪声。可希望设计具有更高Q因数和/或较低的相位噪声的芯片。
某些类型的材料固有的比其他材料更有损。例如，p型掺杂的硅衬底(诸如，与CMOS工艺相关联的p掺杂衬底)可以具有约的相对较高的衬底损耗。一般来说，很多半导体衬底(包括基于硅衬底和其掺杂变体，以及用于各种制造工艺的其他衬底)可具有相对高的衬底损耗。然而，因为许多电路在具有半导体衬底的裸片上制成，由这些电路产生的高频电磁场可透过半导体衬底并有助于增加损失。
其他材料可以比半导体损耗少。例如，相对低的损失包装基材(诸如，层叠衬底)可以有超过1000Ω-cm的衬底损耗。在裸片的谐振电路的中心频率，封装衬底可具有不超过约0.01的介电损耗角正切。在某些实现方式中，在裸片的谐振电路的中心频率，封装衬底可具有损耗角正切不超过约0.001。这被认为是比掺杂的硅衬底的损耗的较低损耗，和应比其他半导体衬底的较低损失。封装衬底可以是绝缘性衬底。
本发明提供的技术和设计，可以使高频电磁场集中在较低损失的封装衬底，而不是谐振器制造的更有损芯衬底。一个这样的特征是倒装芯片安装的裸片，使得裸片的有源侧电路面对下损失层叠衬底。相比较于具有相邻于封装衬底的背侧的裸片，定位裸片的有源侧靠近装配衬底可引起电磁场更集中在低损失的封装衬底。
虽然本公开内容可以讨论包括层叠衬底的实施例，本文所讨论的原理和优势可应用于结合比裸片衬底损耗少的任何合适的封装衬底。这样的较少有损衬底的示例包括陶瓷、玻璃、铁氧体或其他电绝缘衬底。一个具体的较少有损衬底可以用于期望的应用来实现。如本文一般用于，术语“层叠衬底”或“封装衬底”指裸片可以安装的包装材料，例如，在衬底上的印刷电路板中或封装芯片。
本公开内容的另一个特征是定位接地平面，以进一步引导由谐振器所产生的电磁场集中在封装衬底。物理布局可以容纳这样的地平面位置。接地平面可以定位成使得层叠衬底(部分或全部)在接地平面和有源电路之间。由于高频电磁场应集中在接地平面和有源电路之间，该定位可引起高频电磁场集中在层叠衬底。此外，相对于其它倒装安装裸片，在本文中所讨论的实施例至，耦合到裸片的有源侧的接地平面可从裸片带走热量，接地平面可以更有效的辐射热，由于比裸片的表面积具有较大的表面积和/或因为接地平面的位置在或接近到封装的外部。因此，裸片可以包覆成型填充在裸片上，没有向裸片放置散热器，从而简化了制造过程并节省散热器、导热膏和装配劳动的成本。
为了在层叠衬底集中高频电磁场甚至更多，接地平面可以是最近的地平面和/或唯一的地平面(因此，本质上最接近)，其电耦合到裸片或电路。因此，降低的相位噪声的目的可以至少部分由定位地平面实现，使得层叠衬底在接地平面和裸片之间，因此原则上，该高频电磁场应当集中更多在较低损耗的层压衬底。
此外，以比在谐振器和地之间的电路径中使用相对较长的键合线的之前设计的更大距离，最近的接地平面可以从谐振器分开。焊线可以比预期引入更多的电感。在这里所讨论的实施例中，通过使用凸起的层压的至少一部分(例如，焊点或铜柱)的较短路线的方式，接地平面可以电耦合到裸片。通过从裸片进一步疏远最接近接地面，Q因子可以用于谐振器、振荡器或裸片的其他类似电路来增加。增加裸片和接地平面之间的距离可以增加裸片中的电抗和/或微带线电感。Q因子可以增加电抗除以电阻。因此，通过从最近接地平面疏远裸片，Q因子可以增加。这可以不使用接合线来完成。
当需要特定电感值时，微带线可以具有接地平面上方的宽度和高度，以便提供特定的电感值，比包括金属丝键的以前设计具有较高的Q。较大的结构通常具有较高的Q，这可以导致从多种金属的RF电流流过。较高的Q可以通过加宽微带宽度和/或通过从地平面间隔的共振器更大的距离的方式来实现。Q的这种改进甚至会适用于具有低损耗、高电阻率的基材(例如，约1000Ω-cm)上的硅的设计和/或GaAs衬底的设计。
此外，该相对裸片的层叠衬底的一个侧上的接地平面可以取代否则将定位在半导体衬底的非活动侧的接地平面。因此，由于裸片的接地平面可以省略，这样的接地平面将不再指引集中高频电磁场在更有损半导体衬底。如果在在某些实施方式中，半导体衬底的非活动侧的区域中有另一个接地平面，在该区域中的接地平面可以更小和/或从谐振器更远，以避免集中高频电磁场在半导体衬底。因此，降低的相位噪声的目的可以至少部分可以通过省略或至少重新设计在半导体衬底的非活动侧的接地层实现，以使高频电磁场应更少集中在较高损失的半导体衬底。
另外，省略在半导体衬底的另一侧上的接地平面可以消除实现通过半导体衬底的通孔的愿望，原本耦合电路到接地平面上的半导体衬底的另一侧。比起通过半导体衬底的通孔，通过层叠衬底的通孔可以更容易和更便宜实现。因此，更容易和更便宜地电接地平面耦合目的可以至少部分由耦合层叠衬底到通过接地平面的通孔来实现，以便可以避免通过裸片制造通孔以耦合到接地平面的更昂贵、更困难的过程。
一些实施例允许谐振器的中心频率进行调整，而不必重新设计有源电路，重新设计谐振器，改变电路元件的值(例如，电阻，电容，电感)或者改变输入值(例如，电压)。中心频率可以通过选择谐振器和接地平面之间的距离来调节。如果谐振器是由接地平面通过凸起和通孔分离，则总距离可以通过调整凸起或通孔的高度调整。比起重新设计电路或改变电路组件具有不同的值，这些调整可以相对容易和/或更便宜来实现。这允许当在不同的封装组装时相同的谐振器具有不同的中心频率。第一谐振器可用于第一封装，其中第一谐振器与接地平面以第一距离间隔开，使得第一谐振器具有第一中心频率。具有与第一谐振器相同设计的第二谐振器可用于第二封装，其中所述第二谐振器与接地平面以第二距离间隔开，使得第二谐振器具有不同的中心频率。调谐中心频率可用于包括多种材料的裸片，诸如硅，砷化镓，硅锗，III-V族半导体等。
谐振器有许多应用。它们可用于例如过滤器、放大器、调谐器、混频器以及其他各种电路。它们也可以用作振荡器的部分，包括VCO，诸如推-推Colpitts VCO或clapp VCO。与本文所讨论的谐振器相关联的原理和优点可以结合VCO、固定振荡器、滤波器、放大器、调谐器、混频器以及具有可以受益于低损失的谐振器的各种其它合适的电路来实现。
图1是根据一个实施例的示例性芯片100的侧视图剖面图。该芯片100包括倒装安装的VCO裸片101，其从接地平面123由相对低的损耗衬底119分离。芯片100分离包括具有有源侧103和非有源侧105的裸片101，包括第一级电路107级和第二级电路109的裸片；凸起垫111a，111b；凸起113a，113b；焊帽115a，115b；金属化117a；117b，135a，135b和；具有第一侧127和外侧125的层叠衬底119；孔121a，121B，133a，133b；地平面123；阻焊层129a，129B；输入/输出(I/O)接口131a，131b；裸片底部填充141；和封装143。
裸片101具有有源侧103和非有源侧105。有源侧103包括第一级电路107和第二级电路109。裸片101可以实施一些或全部的MMIC。例如，第一级电路107可包括谐振器，和第二级电路109可包括有源迂曲，诸如VCO的有源电路。第一级电路107的部件连接到凸起焊盘111a、111B。凸起焊盘耦合到凸起113a，113b。凸起113a，113b通过焊料帽部115a、115b耦合到层叠衬底119的第一侧127上的金属化117a、117b(也称为“通过片”)。穿过层叠衬底119的通孔121a、121b耦合金属耦合117a、117b到层叠衬底119的相反外部侧125上的接地平面123。沿着层叠衬底的的外部侧125，焊接掩膜129a、129b从I/O连接器131a、131b绝缘接地平面123。I/O连接器131a、131b耦合通孔133a、133b通过垫135a、135b。通孔焊盘135a、135b可以路由通过不同的剖视图(未示出)和耦合到各种电路的裸片101，例如，由焊料帽和凹凸焊盘的方式到第二电平电路109。示例无线电频率(“RF”)电流路径由虚线137表示，并且，示例电场139是由“E”表示。底部填充141填充裸片101和层叠衬底之间的空间，并且可以提供用于裸片101的结构支撑。裸片溢出包裹封装143中的裸片101。
在图1中，示出的通孔部121a、121b穿过层叠衬底119，而不是在裸片101的的半导体衬底，通孔121a、121b和凸部113a、113b可进行热远离裸片101到在层叠衬底119的另一侧的接地平面123。这允许裸片101由包装143封装，而不具有封装143的单独散热片以从裸片101传导热量离开。
在图1中，接地平面123是唯一的地平面，并且它是到裸片101的有源侧105的第一级电路107的最近地平面。接地平面123可以替代本来被定位在裸片101的非活动侧105的接地平面。在一些实施例中，接地平面123可以是虚拟地平面，并且电流可以是虚拟电流。
在一些实施例中，可以有其他的地平面。其他接地平面可以位于例如沿所述层叠衬底119的外侧面125，或层叠衬底119。例如，混合的模拟和数字电路可以具有模拟地平面和数字接地平面，以及这些接地面可以设置在层叠衬底119和/或沿着所述层叠衬底119的外部侧125内。虽然图1描绘了层叠衬底119的外侧的接地平面123，通孔121延伸通过层叠衬底119和接地平面123和裸片101之间的层叠衬底119的整个厚度，一些实施例可以包括层叠衬底内的接地平面的部分119，使得通孔只通过层叠衬底119中途延伸，并且仅层叠衬底119的部分在接地平面和裸片101之间。
遥远的地面点可能是不同的位置。例如，由于路由选择的限制，遥远的地平面可占据在裸片101的非活动侧的区域105中或以其他方式被定位在芯片封装中，指示高频电磁场从层叠衬底远离。然而，在这种情况下，远处的接地平面可以尺寸比较小，较集中在高频电磁场中的层叠衬底，或联接方式不同，使得该远方的接地平面只重定向小或可忽略量的高频电磁场到更有损半导体衬底，并有助于仅相位噪声的小或可忽略的量。裸片的半导体衬底可以例如是硅锗衬底或GaAs衬底。
在一些实施例中，第一级电路107包括谐振器，其可包括微带线。这种共振器的整体形状可以是直的，形成个环，或者有其他可能的配置。第二级电路109包括其它电路元件。一些实施例可包括不同数量的电路层，谐振器的不同位置，或甚至混合不同层之间的部件。
在一些实施例中，凸起113a、113b可是铜柱、料球焊点、其它焊料形式、其它金属或合适形状的导电性结构等。
图2示出了示例压控振荡器(VCO)芯片200的俯视图。输入电压VIN可以提供在I/O连接器201，以控制输出信号VRF在I/O连接器203的频率。输入/输出倒装安装裸片207包括有源电路211和带式谐振器215，它是由垂直导电路径217通过层叠衬底209电连接到接地平面213。为了清楚地说明，组件被示出为透明。
裸片207倒装安装在至少部分由层叠衬底209制成的印刷电路板上。层叠衬底209具有比VCO芯片200的不活动的半导体衬底的更低损耗。裸片207的非有源侧面向层压衬底209。如图所示，裸片207的主动侧包括带状谐振器215和有源电路211。裸片207和层叠衬底209之间的凸起245a-245h支撑层叠衬底209上方的裸片207。
层叠衬底209的外侧包括I/O连接器201以接收输入电压，可以调整以调谐在I/O连接器203的输出信号的频率。层叠衬底209的外侧也可以包括I/O连接205，用于接收基准电源的电压。接地平面213覆盖不受其他部件占据的层叠衬底209的外侧的区域，如连接器201、203和205。绝缘子239、241、243(例如，图1的焊料掩模129)环绕连接器201、203和205以从接地平面213绝缘连接器201，203和205。各种标记299可以指示芯片200的定向。
垂直导电通路将裸片上带式谐振器215的部件耦合到层叠衬底209的外侧的接地平面213。图2的垂直导电路径217可包括例如凹凸垫111，凸起113，如图1焊料帽115，金属化117和通孔121。
在层叠衬底209的外部侧的I/O连接器201被垂直导电通路219电连接到层叠衬底的第一侧209的导电路径221，如迹线，微带线，导线等。导电通路221由凸起223，或其它电连接耦合到接收调谐电压的有源电路211的一部分。
在层叠衬底209的外部侧的I/O连接器203被垂直导电通路231电连接到层叠衬底209的第一侧的导电路径233。导电通路233由凸起235或其他电连接耦合到产生输出信号的有源电路211的一部分。
层叠衬底的外部侧的I/O连接器205被垂直导电通路225电连接到层叠衬底209的第一侧的导电通路227。电通路227由凸起229或其他电连接耦合到有源电路211的一部分，以提供参考电源电压。
在一些实施例中，垂直导电路径237a、237b可以将裸片207的有源电路211的部分耦合到接地平面213上的层叠衬底209的外侧。在一些实施例中，带式谐振器215和有源电路211可以在裸片207的相同或不同的层。在一些实施例中，带式谐振器215可以是不同的形状或尺寸。在一些实施例中，I/O连接器可以是任何普通的连接器，例如，垫，销，电线，键合焊盘，引线等。在一些实施例中，接地平面213可具有限定的形状(例如，矩形，赛马场，椭圆形)，而不是只穿过其他未使用的区域横跨在层叠衬底209的外侧。
VCO芯片200可被设计为输出频率范围。例如，VCO芯片200和/或本文讨论的其它谐振电路可输出微波频率的范围从大约300兆赫至300千兆赫的输出信号，如在某些实现中范围为约3千兆赫至30千兆赫。作为另一示例，VCO芯片200和/或本文所讨论的其它谐振电路可以具有从约30千赫至300千兆赫的频率范围，例如在从约400兆赫至5GHz的范围内，在一些实施输出RF信号。任何在此讨论的原理和优点可应用于提供RF和/或微波频率信号的谐振电路。不同的VCO可以被设计为具有不同中心频率的围绕中心频率的不同频率范围，这取决于期望的应用。
图3示出了根据实施例的示例压控振荡器(VCO)芯片300的俯视图。在示出的实施例中，倒装安装裸片307包括有源电路311和马蹄谐振器315，它由垂直导电通路通过层叠衬底309电连接到接地平面313。为了说明的清楚起见，组件被示出为透明。
裸片307倒装安装在至少部分由层叠衬底309制成的印刷电路板上。裸片307的非有源侧远离层叠衬底309。裸片307的有源侧包括由虚线315(也称为“跑道”或“环”式谐振器)所示的马蹄形谐振器和有源电路311。有关马蹄谐振器315和有源电路311的更多细节将结合图6来提供。
层叠衬底309的外部侧包括如所示的I/O连接器301。该I/O连接器可以用于例如接收电源电压Vcc，接收调谐电压Vtune调谐变容二极管等。层叠衬底309的外部侧也可以包括I/O连接器305以输出振荡电压。接地平面313覆盖的区域横跨未由其他组件所占据的层叠衬底309的外侧，如连接器301和305。绝缘子339和341(例如，图1的焊料掩模129)围绕连接器301和305以从接地平面313绝缘连接器301和305。
该马掌谐振器315耦合到层叠衬底309的外侧的接地平面313，由例如317a，317b概略地符号描绘。这可以通过垂直传导途径的方式发生，其可以包括例如凸起垫111、凸起113，焊料帽115，金属化117和通孔121，如图1所示。当有源时，RF能量可循环或沿路径303振荡。虽然RF通路303与射频通路137不同地定向，从图1所示，所述RF通路303仍可以集中在层叠衬底309，而不是在所述VCO芯片300的更少损失半导体衬底。
在层叠衬底309的外部侧的I/O连接器301由垂直导电通路319电连接到层叠衬底的第一侧的导电路径321，如迹，微带线，导线等。该导电通路321耦合到电路的适当部分，根据由I/O连接301接收信号的方式。
层叠衬底的外部侧的I/O连接器305被垂直导电通路325电连接到层叠衬底的第一侧的导电路径327。电气通路327由凸起329或其他电连接耦合到产生输出信号的有源电路311的一部分。
虽然图3示出了相比于图2的不同实施例，这些附图的任何原理和优点可以在其他实施例相结合。例如，在图3中所示的特征可以以与图2中所示的功能来实施(例如，凸起245，标记物299)。
图4示出了根据一个实施例的制造谐振器的方法400的框图。在框401，可在裸片的有源侧制造谐振器。在框403，通孔可形成通过层叠衬底的至少部分或具有比裸片的半导体衬底的更少损耗的任何其它合适衬底。层叠衬底比所述裸片的衬底较少有损。在框405，可以形成凸起。凸起可以形成例如在谐振器或通孔，并且当倒装裸片时它可以耦合谐振器到通孔。在框407，裸片可以是倒装安装，使得所述裸片的有源侧被耦合到通孔的第一端。在一些实施例中，在裸片的有源侧的谐振器耦合到通孔的第一端。在框409，通孔的第二端被耦合到接地平面。接地平面可以是到裸片的最接近接地平面。通孔和接地平面的定位可以使得高频电磁场集中在所述层叠衬底的至少一部分。
在一些实施例中，层叠衬底是印刷电路板(PCB)的一部分。PCB可包括接地平面。在一些实施例中，接地平面和裸片的有源侧在层叠衬底的相对侧。在一些实施例中，在框403，通孔通过较少损失衬底的至少少部分，使得通孔的第二端耦合到所述接地平面的一部分。在一些实施例中，在框403，通孔通过较少损失的衬底，和接地平面耦合到通孔的第二端。在一些实施例中，其他的通孔从有源电路耦合到接地平面的部件。在一些实施例中，多个通孔从谐振器耦合到接地面。在一些实施例中，所述谐振器被制作为在裸片上的单片微波集成电路的一部分。在一些实施例中，谐振器是在裸片上的VCO的一部分。
图5示出了根据一个实施例的制造VCO的方法500的示例框图。影响在裸片上制造的VCO的输出频率的谐振器的中心频率可在包装过程受到各种包装材料的厚度的影响。当包装不同时，这例如允许单个类型的电路设计具有不同的中心频率。例如，制造商可以购买相对大的数目(例如，1000)的相同VCO芯片，并把它们以两种或更多种不同类型包装，以具有不同的VCO中心频率的不同产品。它也允许例如VCO的微调，以实现所希望的频率。例如，如果VCO芯片的整个晶片由于不完善制造具有比设计稍高的中心频率，这些VCO芯片可以微调，被包装以使中心频率回到规范的限度内，而不是被扔掉时。
在块501，可以在裸片的有源侧制成包括谐振器的VCO。在框503，可选择VCO的期望中心频率。在框505中，可确定从裸片到接地平面的有源侧的调谐高度。调谐高度可是将VCO的中心频率设定为所选中心频率的调谐高度。
增加调谐高度可以降低VCO的中心频率，减小调谐高度可以增加VCO的中心频率。在中心频率的变化可导致增加的调谐高度，导致更多的电感和具有降低电感的减小调谐高度。在一些实现中，在调谐高度的百分之四的变化可导致中心频率的大约百分之一的变化。在一些实施例中，总的调谐高度可以在约450微米约150微米之间的范围内。在一些实施例中，调谐高度可以在50微米至750微米之间的范围内。调谐高度可以是任何合适的高度，用于期望的应用。
在块507中，层叠厚度和凸起高度可以被选择成使得叠层厚度加上凸起高度对应于调谐高度。参考图1，叠层厚度599加凸起高度598等于从裸片101的有源电路到接地平面123的距离。在包括在该层叠衬底延伸的接地平面的部分的一些实施例中，层叠厚度可以测到接地平面。
在块509中，可以形成凸起。凸起可以被形成为具有等于所选凸起的高度的高度。在框511中，倒装片安装裸片，使得凸起耦合裸片到具有选定层叠厚度的厚度的层叠衬底。在裸片的有源侧的VCO和谐振器可以从所述接地平面以调谐距离间隔开。
在框513，包括第二谐振器的第二VCO可以在第二裸片的有源侧制造。在框515中，可选择第二VCO的第二所需的中心频率。块515的第二所需频率可是块503的中心频率的不同频率。在框517，可确定从第二裸片向所述第二接地面的有源侧的第二调谐高度。第二调谐高度可将第二VCO的中心频率设定为第二选定的中心频率。通过使用不同的调谐高度，基本上相同的裸片可以制造具有不同中心频率和VCO。
在块519，第二层压板厚度和第二凸起高度可以被选择成使得所述第二层合体的厚度加上第二凸起高度对应于第二调谐高度。
在块521，可以形成凸起。凸起可以被形成为具有等于所述第二选定凸起高度的高度。在框523，第二裸片可以安装，使得凸起耦合所述第二裸片到具有所述第二选定层叠厚度的第二厚度的第二层叠衬底。第二VCO和第二谐振器在所述第二裸片的有源侧可以从所述第二接地平面以第二调谐距离间隔开。
在此所讨论的方法的某些或全部操作可在某些实施例中执行。本文所讨论的方法的行为可以以任何顺序适当地进行。此外，在此所讨论的方法的行为可以被串行或并行地执行。此外，任何的方法本文所讨论可以与制造这里讨论的任何设备的连接来执行。
图6示出了根据一个实施例示例的VCO电路的示意图600。由虚线607表示的谐振部分耦合到由虚线611所示，以形成colpitts推-推式的VCO的有源电路。振荡信号可在607被输出。
作为振荡器部分607的一部分，电感器部603a串联耦合在接地617a和电容器605a之间，以形成第一LC谐振器。电感器603b串联耦合在地面617b和电容器605b之间，以形成第二LC谐振器。地面617a、617b可以与接地平面，例如图1中的地平面123，并且可以通过垂直传导途径的方式通过所述层叠衬底的至少部分，使得所述接地平面从振荡器电路的其余部分由层叠衬底分开，和相对高的频率的电磁场将集中在至少所述层叠衬底的一部分。
作为有源部分611的一部分，电源623a，623b可以例如是一个或多个电池，或电源的某种其它形式可向电路供电。多个电感器613a-613d，电阻615a-615f，电容器617a-617g和晶体管所示以完成VCO 621a-621b。
各种实施例可应用不同的技术用于制造不同类型的电子设备。一些实施例适用于单片微波集成电路(MMIC)的制造。
在上述的实施例中，用于具有减少的噪声和受控频率的MMIC的装置、系统和方法结合特定实施例说明。然而，应当理解，所述实施例的原理和优点可用于具有VCO的谐振器的任何其他的系统、装置，或方法，电路具有降低的相位噪声，电路具有可调的中心频率，电路受益于改进的散热，或者封装裸片。尽管某些实施例是参考说明的示例谐振器VCO和层叠衬底，但可以理解的是，本文描述的原理和优点可应用于各种应用。虽然一些公开实施例可参照描述的VCO作为有效电路，在此讨论的原理和优点可以应用于其它类型的固定振荡器，滤波器，或包括谐振腔的其他合适电路。虽然所公开的实施例可参照某些销和/或包装的布局进行说明，在此所讨论的原理和优点可应用于其它类型的销和封装布局。此外，虽然提供了用于说明目的某些电路原理图，其他等效电路可替代地被实现为实现本文所描述的功能性。
此处所描述的原理和优点可在各种装置实现。这种装置的实例可以包括(但不限于)消费电子产品、消费者电子产品的部件、电子测试设备等。消费电子产品部件的实施例可包括时钟电路、模拟到数字转换器、放大器、整流器、可编程滤波器、衰减器、可变频率电路等。电子设备还可以包括存储器芯片、存储器模块、光网络或其它通信网络的电路，蜂窝通信基础设施，如基站，和磁盘驱动器电路的实例。消费电子产品可包括(但不限于)无线设备、移动电话(例如，智能电话)、医疗保健监控设备、车载电子系统，如汽车电子系统、电话、电视、计算机监视器、计算机、手持式计算机、平板计算机、膝上型计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、式磁带录音机或播放机、DVD播放器、CD播放器、数字视频录像机(DVR)、录像机、MP3播放器、收音机、摄像机、照相机、数码相机、便携式存储器芯片、洗衣机、干衣机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围装置、手表、时钟等。此外，装置可包括未完成的产品。
除非上下文清楚地要求，否则遍及说明书和权利要求中，词语“包括”，“正包括”，“包含”，“正包含”等是在包容的意义来解释，而不是的排他性或穷尽感；也就是说，“包括但不限于”的意义上解释。如本文一般使用的，该词语“耦合”或“连接”指的是可以直接连接两个或以上的元素，或通过一个或多个中间元件的方式连接。另外，在本申请中使用时，词语“这里”，“以上”，“以下”，以及类似含义的词语应指本申请的整体而不是此申请的任何特定部分。如果上下文允许，使用单数或复数数量也分别可以包括复数或单数，详细说明的话。词语“或”在提及的两个或更多个项目的列表，意在覆盖所有的单词的以下解释：列表中的任何项目，列表中的所有项目，和列表中的项目的任何组合。本文所提供的所有数值意欲包括测量误差范围内类似的值。
此外，除非特别指出，否则，本文所使用的条件语言，比如，除其他外，“可以”，“可能”，“也许”，“可能”，“例如”，“例如”，“如”之类，或者所使用的上下文中以其他方式清楚，一般旨在传达某些实施例包括，而其它实施例不包括某些特征，元件和/或状态。
本文提供的本发明的教导可以应用于其它系统，而不一定上述系统。上述的各种实施例的要素和动作可以被组合以提供进一步的实施方式。
虽然本发明的某些实施方式进行了说明，但这些实施例已仅提出以举例的方式，并且不旨在限制本公开的范围。的确，这里所描述的新方法和系统可以以各种其它形式来体现。此外，本文中所描述的方法和系统的形式的各种省略，替换和变化可以在不脱离本公开的精神的情况下作出。所附权利要求及其等同物意在覆盖这些形式或修改将落入本公开的范围和精神内。因此，本发明的范围通过参考权利要求书限定。

Claims (20)

1.一种封装芯片，包括：
封装衬底，其包括第一侧和第二侧，所述第二侧相对第一侧；
裸片，包括：
比所述封装衬底更有损的半导体衬底；
在裸片的有源侧的谐振电路，有源侧朝向封装衬底的第一侧；和
接地平面，外部于裸片，所述接地平面从所述谐振器电路被封装衬底的至少一部分分离，以及接地平面电耦合到裸片。
2.如权利要求1所述的封装芯片，其中，所述接地平面是与谐振器电路最近的接地平面。
3.如权利要求1所述的封装芯片，其中，所述裸片不包括任何接地平面。
4.如权利要求1所述的封装芯片，其中，所述接地平面相对于谐振电路定位，以便集中射频电磁场在封装衬底的至少一部分上。
5.如权利要求1所述的封装芯片，其中，所述接地平面和裸片被设置在所述封装衬底的相对侧。
6.如权利要求1所述的封装芯片，进一步包括与所述裸片的背面侧物理接触的封装材料，所述裸片的背面侧相对所述裸片的有源侧。
7.如权利要求1所述的封装芯片，进一步包括耦合到所述裸片的有源侧的凸起，使得所述裸片的有源侧从包装衬底分离。
8.如权利要求1所述的封装芯片，其中，所述封装衬底是层叠衬底。
9.如权利要求1所述的封装芯片，其中，所述封装衬底包括玻璃材料陶瓷材料；或铁氧体材料中的至少一种。
10.权利要求1所述的封装芯片，其中，所述半导体衬底包括掺杂的硅材料。
11.权利要求1所述的封装芯片，其中，所述裸片包括包含压控振荡器的微波单片集成电路，所述压控振荡器包括谐振器。
12.一种电子系统，包括：
在微波单片集成电路(MMIC)的有源侧的谐振电路，所述微波单片集成电路(MMIC)包括半导体衬底；
比所述半导体衬底少有损的装配衬底；和
接地平面；
其中，相对于谐振电路定位接地平面被配置为集中微波频率电磁场在封装衬底的至少一部分上。
13.如权利要求12所述的系统，其中，MMIC被倒装安装，使得所述裸片的有源侧面向装配衬底。
14.如权利要求12所述的系统，其中，所述接地平面从谐振电路至少由封装衬底的一部分分离。
15.如权利要求14所述的系统，其中，所述接地平面和所述谐振器电路被定位在封装衬底的相对侧。
16.如权利要求12所述的系统，进一步包括通过封装衬底的至少一部分延伸的通孔，所述通孔提供所述接地平面和谐振电路之间的电连接。
17.如权利要求12所述的系统，进一步包括耦合在MMIC的有源侧和封装衬底之间的凸起。
18.如权利要求12所述的系统，其中，MMIC包括接收来自谐振电路的信号的压控振荡器(VCO)，所述VCO经配置用于输出信号，所述信号至少部分基于输入信号的电压改变的频率振荡。
19.一种芯片组装方法，包括：
提供包含谐振器的裸片；和
在封装衬底上倒装芯片安装裸片，使得所述裸片的有源侧经由在封装衬底中的通孔电耦合到裸片外部的接地平面，其中，所述封装衬底具有比裸片的半导体衬底中的更低损耗，并且其中从所述接地平面向所述谐振器的距离影响谐振器的中心频率。
20.如权利要求19所述的方法，进一步包括：
提供基本上相同于裸片的第二裸片；和
在第二封装衬底上倒装芯片安装第二裸片，使得所述第二裸片的有源侧经由在第二封装衬底的通孔电连接到第二裸片外部的第二接地面，其中，所述第二封装衬底比所述第二裸片的半导体衬底中的损耗更低，并且其中从所述第二接地平面分开第二裸片的谐振器的第二距离不同于距离，使得所述第二裸片的所述谐振器具有不同于中心频率的第二中心频率。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019153121A1 (zh) * 2018-02-06 2019-08-15 深圳市傲科光电子有限公司 混合印刷电路板

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701261B (zh) * 2015-10-29 2022-01-04 谷歌有限责任公司 量子计算装置和量子计算方法
US10333531B2 (en) * 2017-02-23 2019-06-25 National Chung Cheng University Synchronous oscillation circuit
WO2019070265A1 (en) * 2017-10-05 2019-04-11 Google Llc LOW-DIMENSIONAL RESONATOR IN RETURNED CHIP GEOMETRY
US10263170B1 (en) 2017-11-30 2019-04-16 International Business Machines Corporation Bumped resonator structure
US10305015B1 (en) 2017-11-30 2019-05-28 International Business Machines Corporation Low loss architecture for superconducting qubit circuits
CN111480225A (zh) * 2017-12-20 2020-07-31 索尼半导体解决方案公司 半导体装置
US10896861B2 (en) * 2019-04-22 2021-01-19 Raytheon Company Heterogeneous multi-layer MMIC assembly
US11356072B2 (en) 2020-04-28 2022-06-07 Analog Devices, Inc. Customizable tunable filters

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457068A (en) * 1992-11-30 1995-10-10 Texas Instruments Incorporated Monolithic integration of microwave silicon devices and low loss transmission lines
US6362706B1 (en) * 1999-03-31 2002-03-26 Samsung Electronics Co., Ltd. Cavity resonator for reducing phase noise of voltage controlled oscillator
US20090174497A1 (en) * 2006-07-20 2009-07-09 Christian Korden Electrical Module
CN102208395A (zh) * 2010-03-30 2011-10-05 新科金朋有限公司 半导体器件和形成高衰减平衡带通滤波器的方法
US20120228755A1 (en) * 2011-03-08 2012-09-13 Kabushiki Kaisha Toshiba Semiconductor module and manufacturing method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087896A (en) 1991-01-16 1992-02-11 Hughes Aircraft Company Flip-chip MMIC oscillator assembly with off-chip coplanar waveguide resonant inductor
US5153600A (en) 1991-07-01 1992-10-06 Ball Corporation Multiple-frequency stacked microstrip antenna
US5291061A (en) 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
US5942950A (en) 1997-05-12 1999-08-24 Ail Systems, Inc. Varactor tuned strip line resonator and VCO using same
US6778041B2 (en) 1998-06-02 2004-08-17 Matsushita Electric Industrial Co., Ltd. Millimeter wave module and radio apparatus
KR100313952B1 (ko) 1998-08-20 2002-11-23 엘지.필립스 엘시디 주식회사 멀티도메인 액정표시소자
TW523920B (en) * 2000-11-18 2003-03-11 Lenghways Technology Co Ltd Integrated multi-channel communication passive device manufactured by using micro-electromechanical technique
US6550664B2 (en) 2000-12-09 2003-04-22 Agilent Technologies, Inc. Mounting film bulk acoustic resonators in microwave packages using flip chip bonding technology
US6645790B2 (en) 2001-01-03 2003-11-11 Anadigics, Inc. System and method for prototyping and fabricating complex microwave circuits
US6472747B2 (en) 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP4023166B2 (ja) * 2002-01-25 2007-12-19 ソニー株式会社 高周波モジュール用基板及び高周波モジュール
DE102004037818B4 (de) 2004-08-04 2022-02-17 Snaptrack, Inc. Filteranordnung mit zwei Volumenwellenresonatoren
DE102004063541A1 (de) 2004-12-30 2006-07-13 Robert Bosch Gmbh Antennenanordnung für einen Radar-Transceiver
US8022554B2 (en) 2006-06-15 2011-09-20 Sitime Corporation Stacked die package for MEMS resonator system
US8058934B2 (en) 2009-06-03 2011-11-15 Qualcomm Incorporated Apparatus and method for frequency generation
US8207796B2 (en) * 2009-10-20 2012-06-26 Delphi Technologies, Inc. Stripline termination circuit having resonators
GB2476692A (en) 2009-12-31 2011-07-06 Samsung Electro Mech A compact duplexer comprising a pair of stacked flip-chip bonded acoustic wave filters
JP2013102356A (ja) 2011-11-08 2013-05-23 Panasonic Corp 無線装置およびその製造方法
US8866291B2 (en) 2012-02-10 2014-10-21 Raytheon Company Flip-chip mounted microstrip monolithic microwave integrated circuits (MMICs)
US8957738B1 (en) 2012-10-18 2015-02-17 Hittite Microwave Corporation Voltage controlled oscillator
CN104218279B (zh) 2014-09-02 2017-04-19 电子科技大学 基于ltcc的新型双模带通滤波器
JP6507975B2 (ja) * 2014-10-02 2019-05-08 日立金属株式会社 半導体パッケージ回路基板、およびそれを用いた半導体パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457068A (en) * 1992-11-30 1995-10-10 Texas Instruments Incorporated Monolithic integration of microwave silicon devices and low loss transmission lines
US6362706B1 (en) * 1999-03-31 2002-03-26 Samsung Electronics Co., Ltd. Cavity resonator for reducing phase noise of voltage controlled oscillator
US20090174497A1 (en) * 2006-07-20 2009-07-09 Christian Korden Electrical Module
CN102208395A (zh) * 2010-03-30 2011-10-05 新科金朋有限公司 半导体器件和形成高衰减平衡带通滤波器的方法
US20120228755A1 (en) * 2011-03-08 2012-09-13 Kabushiki Kaisha Toshiba Semiconductor module and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019153121A1 (zh) * 2018-02-06 2019-08-15 深圳市傲科光电子有限公司 混合印刷电路板

Also Published As

Publication number Publication date
CN106531696B (zh) 2019-11-01
US9520356B1 (en) 2016-12-13

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