CN106505066B - 静电放电保护电路 - Google Patents

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Abstract

在本发明中，提供一种静电放电保护电路，其耦合于第一电源轨与第二电源轨之间以释放任何静电放电应力。静电放电保护电路包含检测电路、触发电路以及双向可控硅整流器装置。当静电放电应力施加到第一电源轨或第二电源轨时，检测电路可首先检测静电放电应力并将检测信号输出到触发电路。触发电路基于检测信号以及静电放电应力的极性产生触发信号。接着，基于在双向可控硅整流器装置至少两个同一类型的晶体管之间的共同节点处所接收的触发信号对称地触发双硅向可控整流器装置。示范性的静电放电保护电路可实施于纳米尺寸制造的集成电路中，并实现良好的静电放电稳定性，同时维持较低备用泄漏电流以及相对较小布局面积。

Description

静电放电保护电路
对相关申请案的交叉参考
本申请案主张2015年9月3日申请的第62/213,641号美国临时申请案的优先权权益。上文所提及专利申请案的全部内容特此通过引用的方式并入本文中且成为本说明书的一部分。
技术领域
本发明是关于静电放电(electrostatic discharge,ESD)保护。特定来说，本发明是关于从电源轨(power rail)释放ESD应力(ESD stress)的ESD保护电路。
背景技术
在集成电路(integrated circuit,IC)领域中，静电放电(electrostaticdischarge,ESD)保护为IC可靠性的重要任务，其中需要适当ESD保护来释放任何ESD应力(ESD stress)以保护内部电路免于受损。一般来说，ESD应力可发生于接脚之间(接脚到接脚(pin-to-pin)之间的ESD应力)，从一个电源轨(power rail)到另一个电源轨(例如，VDD到VSS之间的ESD应力，或电源域到电源域(domain-to-domain)之间的ESD应力)。
在高级IC技术中，IC经设计以具有至少两个电力域，例如一个电力域用于模拟电路且另一电力域用于数字电路，不同电压电平用于不同数字电路等。在多个电力域方案中，要求横跨电力域的额外ESD保护元件(域到域保护)，这是由于每一接脚到接脚ESD组合必须被保护。
一般来说，可控硅整流器(silicon controlled rectifier,SCR)或金属-氧化物半导体(metal-oxide semiconductor,MOS)晶体管用作ESD箝位以适当地引导并传导ESD电流。然而，由于SCR以及MOS晶体管两者归因于其结构中的寄生二极管可仅以固定极性操作且可仅在一个方向上耦合ESD应力，因此其无法用于域到域ESD保护。
另一常用ESD保护元件为反向并联的二极管串(anti-parallel diode string)。每一串上的二极管数目可根据每一节点上的电压选定以便避免正常电路操作下的传导。然而，反向并联的二极管串要求较大布局面积，尤其在所要求电压降过大情况下。并且，反向并联的二极管串在纳米尺寸IC制造过程中遭受较大泄漏电流。
为满足在两个方向上传导ESD应力的要求，另一对称装置，利用双向可控硅整流器(dual-directional silicon controlled rectifier,DSCR)装置，其相比用于同一ESD保护等级的反向并联的二极管串要求较小布局面积。然而，DSCR装置要求添加充分对称的触发电路。举例来说，在美国专利7,825,429的图1中所示出的接地到接地ESD保护电路100中，已利用由二极管串110(1到N)以及二极管串112(1到N)集成的触发元件114以及116以设定DSCR装置的每一侧的触发电压，所述装置由晶体管102、104、106以及电阻器108以及电阻器110制成，在所述电压下每一二极管串将传导电流并触发DSCR装置。然而，已知二极管串在纳米尺寸IC制造过程中具有相对较大的泄漏电流且要求较大布局面积。
发明内容
在本发明中，提供一种静电放电(electrostatic discharge,ESD)保护电路。ESD保护电路包含检测电路、触发电路以及双向可控硅整流器(dual-directional siliconcontrolled rectifier,DSCR)装置。检测电路耦合于第一电源轨(power rail)与第二电源轨之间以用于检测来自第一电源轨或第二电源轨的ESD应力(ESD stress)，并根据ESD应力输出检测信号。触发电路耦合到检测电路以用于接收检测信号并根据检测信号输出触发信号。另外，DSCR装置包含耦合到第一电源轨的第一端子、耦合到第二电源轨的第二端子、耦合到触发电路以接收触发信号的第三端子，以及至少两个第一类型的晶体管(第一晶体管以及第二晶体管)。DSCR装置经配置以根据触发信号释放ESD应力，其中第三端子耦合到至少两个第一类型的晶体管之间的共同节点。DSCR装置进一步包含第二类型的第三晶体管，其具有耦合到共同节点的基极端子、耦合到第一类型的第二晶体管的基极端子的第一端子，以及耦合到第一类型的第一晶体管的基极端子的第二端子。
根据实施例中的一者，第一晶体管由配置于第一掺杂类型的第一阱中的第二掺杂类型的第一掺杂区、第一掺杂类型的第一阱以及第二掺杂类型的第三阱形成。第二晶体管由配置于第一掺杂类型的第二阱中的第二掺杂类型的第二掺杂区、第一掺杂类型的第二阱以及第二掺杂类型的第三阱形成。另外，第三晶体管由第一掺杂类型的第一阱、配置于第一掺杂类型的第一阱与第一掺杂类型的第二阱之间的第二掺杂类型的第三阱，以及第一掺杂类型的第二阱形成，其中第一晶体管、第二晶体管以及第三晶体管的共同节点由第三阱形成。
根据本发明的实施例中的一者，触发电路包含第四晶体管以及第五晶体管。第四晶体管包含耦合到第一电源轨的第一端子、耦合到DSCR装置的第三端子的第二端子以及耦合到检测电路的控制端子。第五晶体管包含耦合到第二电源轨的第一端子、耦合到第四晶体管的第二端子的第二端子以及耦合到检测电路的控制端子。
根据本发明的实施例中的一者，触发电路进一步包含耦合于第四晶体管与第五晶体管之间的第一二极管以及第二二极管。
根据本发明的实施例中的一者，检测电路包含第一电阻器、第二电阻器以及第一电容器。第一电阻器耦合于第一电源轨与触发电路的第四晶体管的控制端子之间。第二电阻器耦合于第二电源轨与触发电路的第五晶体管的控制端子之间。另外，第一电容器耦合于第一电阻器与第二电阻器之间。
根据本发明的实施例中的一者，检测电路包含第一电阻器、第二电阻器以及反向并联的二极管串(anti-parallel diode string)。第一电阻器耦合于第一电源轨与触发电路的第四晶体管的控制端子之间。第二电阻器耦合于第二电源轨与触发电路的第五晶体管的控制端子之间。反向并联的二极管串耦合于第一电阻器与第二电阻器之间。
根据本发明的实施例中的一者，ESD保护电路进一步包含耦合于第一电源轨与检测电路之间的第三二极管，以及耦合于第二电源轨与检测电路之间的第四二极管。
本发明提供一种耦合于第一电源轨或第二电源轨之间的ESD保护电路，其有效地释放发生于第一电源轨或第二电源轨上的任何ESD应力。ESD保护电路利用双可控硅整流器装置，其具有响应于ESD应力的极性对称地触发DSCR装置的触发电路。示范性的ESD保护电路可实施于纳米尺寸制造的集成电路中，并实现良好的ESD稳定性同时维持较低备用泄漏电流以及相对较小布局面积。
为了使本发明的前述以及其它特征以及优点较可理解,下文详细描述实施例附图。
然而，应理解，此概述可不含有本发明的所有方面以及实施例，且因此不希望以任何方式为限制性的或约束性的。并且，本发明将包含对于所属领域的技术人员来说显而易见的改进以及修改。
附图说明
为提供对本发明的进一步理解，在本说明书中包含附图，附图并入本说明书中并构成本说明书的一部分。附图例示本发明的实施例并与本说明一起阐释本发明的原理。
图1为说明根据本发明的实施例中的一者的静电放电(ESD)保护电路的示意图。
图2A为说明根据本发明的实施例中的一者的ESD保护电路的等效电路图。
图2B为说明根据本发明的实施例中的一者的ESD保护电路的等效电路图。
图3为说明根据本发明的实施例中的一者的ESD保护电路的结构布局的横截面图。
图4为说明根据本发明的实施例中的一者的ESD保护电路的等效电路图。
图5为说明根据本发明的实施例中的一者的ESD保护电路的横截面图。
图6为说明根据本发明的实施例中的一者的ESD保护电路的电路图。
图7为说明根据本发明的实施例中的一者的ESD保护电路的电路图。
附图标号说明
110：检测电路
130/230/240/630：触发电路
150/160：DSCR装置
151/231：第一晶体管
153/233：第二晶体管
155：第三晶体管
200/200'/300/400/600/700：ESD保护电路
210：检测电路
211：第一电阻器
213：第二电阻器
215：电容器
241/243：n型晶体管
320：P型阱区
321：P+掺杂区
340：第一N型阱区
341：第一P+型掺杂区
342：第一N+型掺杂区
343：第二P+型掺杂区
344：第三P+型掺杂区
345：第一栅极区
360：第二N型阱区
361：第四P+型掺杂区
362：第二N+型掺杂区
363：第五P+型掺杂区
364：第六P+型掺杂区
365：第二栅极区
471：第一二极管
473：第二二极管
475：寄生二极管
477：寄生二极管
635/637：二极管
717：二极管串
NG1/NG2：共同节点
Sd：检测信号
Sd1：第一检测信号
Sd2：第二检测信号
St：触发信号
T1：第一端子
T2：第二端子
T3：第三端子
V1：第一电源轨
V2：第二电源轨
VESD：正ESD应力
VSG1/VSG2：电压降
具体实施方式
现将详细参考本发明的实施例，其实例在附图中得以说明。只要可能，相同参考编号在附图以及描述中用以代表相同或相似部分。
用于本申请案的所公开实施例的具体实施方式中的元件、动作或指令不应理解为对本发明来说为绝对关键或必要的，除非明确地如此描述。并且，如本文中所使用，单数形式“一”以及“所述”意图还包含复数形式，除非上下文另外明确指示。此外，当元件被称作连接或耦合到另一元件时，其可直接连接或耦合至另一元件或可存在介入元件。
本发明的实施例提供利用由触发电路对称地触发的双向可控硅整流器(dual-directional silicon controlled rectifier,DSCR)装置的静电放电(electrostaticdischarge,ESD)保护电路。示范性的ESD保护电路可实施于纳米尺寸制造的集成电路中，并实现良好的ESD稳定性同时维持较低备用泄漏电流以及相对较小布局面积。
图1为说明根据本发明的实施例中的一者的ESD保护电路100的示意图。参考图1，ESD保护电路100耦合于提供用以释放任何ESD应力的路径的第一电源轨V1与第二电源轨V2之间。在本实施例中，ESD保护电路100包含检测电路110、触发电路130以及DSCR装置150。
检测电路110耦合于第一电源轨V1与第二电源轨V2之间，以便检测来自第一电源轨V1或第二电源轨V2的ESD应力(ESD stress)，其中ESD应力的极性可为正ESD应力或负ESD应力。接着，检测电路110根据所检测的ESD应力输出检测信号Sd。
触发电路130耦合到检测电路110以接收基于施加到第一电源轨V1或第二电源轨V2的ESD应力所产生的检测信号Sd。在检测ESD应力之后(即，基于检测信号Sd)，触发电路130输出触发信号St(例如，触发电流)以控制DSCR装置150。DSCR装置150接着经启用以释放施加到第一及/或第二电源轨V1、V2的ESD应力。
DSCR装置150具有耦合到第一电源轨V1的第一端子T1、耦合到第二电源轨V2的第二端子T2以及耦合到触发电路130的第三端子T3。详细地说，DSCR装置150包含串联连接于第一电源轨V1与第二电源轨V2之间的至少两个同一类型的晶体管，且第三端子T3耦合到由同一类型的晶体管所共同接合的节点(还被称作触发节点)。同一类型的晶体管的一个末端耦合到第一电源轨V1，且同一类型的晶体管的另一末端耦合到第二电源轨V2。
在本实施例中，DSCR装置150包含上文所描述的至少两个同一类型的晶体管(例如，第一晶体管151、第二晶体管153)，以及具有不同于第一晶体管151以及第二晶体管153的类型的第三晶体管155。在图1的实例中，DSCR装置150为基于N型阱的DSCR(简称nDSCR)装置，且第一晶体管151、第二晶体管153以及第三晶体管155可为双极结型晶体管(bipolarjunction transistor,BJT)，其中第一晶体管151以及第二晶体管153可为p型(PNP)BJT且第三晶体管155可为n型(NPN)BJT。
下文将详细描述DSCR装置150的结构。DSCR装置150的第一晶体管151具有基极端子、第一端子以及第二端子。第一晶体管151的第一端子(发射极)通过DSCR装置150的第一端子T1耦合到第一电源轨V1。DSCR装置150的第二晶体管153具有基极端子、第一端子以及第二端子。第二晶体管153的第一端子(发射极)通过DSCR装置150的第二端子T2耦合到第二电源轨V2。第一晶体管151的第二端子(集电极)以及第二晶体管153的第二端子(集电极)连接在一起，从而形成触发节点，所述触发节点耦合到DSCR装置150的第三端子T3并接收触发DSCR装置150的操作的触发信号St。
DSCR装置150的第三晶体管155(其晶体管类型不同于第一晶体管151以及第二晶体管153)为n型(NPN)BJT，且具有基极端子、第一端子以及第二端子。第三晶体管155的第一端子(发射极或集电极)连接到第二晶体管153的基极端子。第三晶体管155的第二端子(集电极或发射极)连接到第一晶体管151的基极端子。另外，第三晶体管155的基极端子连接到由第一晶体管151以及第二晶体管153所共同接合的触发节点。应注意，第一晶体管151的发射极端子和基极端子在金属层当中为短路(图1未示出)，但第一晶体管151的发射极端子以及基极端子之间的N型阱区中等效上有一电阻器。类似地，第二晶体管153的发射极端子或集电极端子在金属层当中为短路(图1未示出)，但在第二晶体管153的发射极端子以及基极端子之间的N型阱区中等效上有一电阻器。图1未描述形成这些晶体管的阱区，其细节将于以下描述DSCR装置的结构时有更完整的说明。
在本实施例中，当ESD应力施加到第一电源轨V1(或第二电源轨V2)时，检测电路110将检测ESD应力并将检测信号Sd输出到触发电路130；接着触发电路130根据检测信号Sd将触发信号St输出到DSCR装置150的触发节点。基于ESD应力以及触发信号，DSCR装置150将释放ESD应力。
图2A为说明根据本发明的实施例中的一者的ESD保护电路200的等效电路图。参考图2A，ESD保护电路200包含检测电路210、触发电路230以及DSCR装置150。
在本实施例中，检测电路210包含第一电阻器211、第二电阻器213以及电容器215，其中第一电阻器211以及电容器215以及第二电阻器213串联连接从而形成电阻器-电容器-电阻器(resistor-capacitor-resistor,RCR)网络且耦合于第一电源轨V1与第二电源轨V2之间。电容器215通过第一电阻器211耦合到第一电源轨V1且通过第二电阻器213耦合到第二电源轨V2。由第一电阻器211以及电容器215共同接合的共同节点NG1(还被称作第一节点)耦合到触发电路230，且由第二电阻器213以及电容器215共同接合的另一共同节点NG2(还被称作第二节点)也耦合到触发电路230。
触发电路230包含第一晶体管231以及第二晶体管233。第一晶体管231以及第二晶体管233串联连接且耦合于第一电源轨V1与第二电源轨V2之间。在本实施例中，第一晶体管231以及第二晶体管233可为P型，例如P型金属-氧化物半导体(metal-oxidesemiconductor,MOS)晶体管。
详细地说，第一晶体管231的第一端子(源极)耦合到第一电源轨V1，且第一晶体管231的控制端子(栅极)耦合到检测电路210的共同节点NG1。在另一末端上，第二晶体管233的第一端子(源极)耦合到第二电源轨V2，且第二晶体管233的控制端子(栅极)耦合到检测电路210的共同节点NG2。当ESD应力出现在轨道V1或V2上时，检测电路210产生第一检测信号Sd1以及第二检测信号Sd2作为用于第一晶体管231以及第二晶体管233的栅极电压。第一晶体管231的第二端子(漏极)以及第二晶体管233的第二端子(漏极)耦合到DSCR装置150的触发节点(或称为第三端子T3)。
在正常电路操作中，不存在通过检测单元210的R-C-R路径的电流且不存在横跨第一电阻器211或第二电阻器213的电压降，使得P型晶体管231以及233具有VSG＝0V。在此条件下，检测电路210将保持触发电路230的第一晶体管231以及第二晶体管233断开，且结果，电流并不流动通过第一晶体管231以及第二晶体管233中的任一者，且并不将触发电流提供到DSCR装置150的触发节点。
不同于正常电路操作，当ESD应力施加到第一电源轨V1或第二电源轨V2时，检测电路210将接通触发电路230的适当晶体管以触发DSCR装置150。举例来说，当正ESD应力VESD施加到第一电源轨V1时，ESD电流将从第一电源轨V1流动到第二电源轨V2。最初，检测电路210的第一节点NG1以及第二节点NG2处的初始电压近似于ESD电压的一半(VESD/2)，且横跨电容器215的电压最初为0V。在ESD电流流动情况下，电容器215将通过第一电阻器211被充电，时间常量等于2RC，且第一节点NG1的电压按指数律成比例增加且第二节点NG2的电压按指数律成比例降低。横跨第一电阻器211的电压降VSG1为正且将接通触发电路230的第一晶体管231，使得第一晶体管231传导电流(即，触发信号St)以触发DSCR装置150。同时，横跨第二电阻器213的电压降VSG2为负，且将并不处于接通第二晶体管233的条件，且因此第二晶体管233将断开。
类似地，当正ESD应力施加到第二电源轨V2时，检测电路210的第一节点NG1以及第二节点NG2处的初始电压近似于ESD电压的一半(VESD/2)，且横跨电容器215的电压最初为0V。在ESD电流流动情况下，电容器215将带电且第二节点NG2的电压按指数律成比例增加且第一节点NG1的电压按指数律成比例降低。横跨第二电阻器213的电压降VSG2为正且将接通第二晶体管233以传导电流来触发DSCR装置150。同时，横跨第一电阻器211的电压降VSG1为负且将不接通第一晶体管231。
在负ESD应力状况下，当负ESD应力施加到第一电源轨V1时，电压降VSG1为负且将不接通第一晶体管231，且电压降VSG2为正且将接通第二晶体管233，所述晶体管传导触发电流(即，触发信号St)以触发DSCR装置150。或者，当负ESD应力施加到第二电源轨V2时，电压降VSG1为正且将接通第一晶体管231，使得第一晶体管231传导触发电流以触发DSCR装置150；且同时，电压降VSG2为负且将不接通第二晶体管233。
基于检测信号Sd1、Sd2(作为第一晶体管231以及第二晶体管233的栅极电压)，触发电路230的第一晶体管231或第二晶体管233将通过第一晶体管231以及第二晶体管233的共同节点将ESD电流(即，触发信号St)传导到DSCR装置150。DSCR装置150接着经启用以提供用以释放在一个电源轨(V1或V2)上施加到另一电源轨(V2或V1)的正ESD应力的路径。详细地说，DSCR装置150的晶体管155将响应于触发信号St被接通。接着，晶体管155的传导将接通晶体管151、153，此情况形成通过晶体管151、153、155将ESD应力从一个电源轨引导到另一电源轨的路径。
本发明提供检测对称地触发DSCR装置的ESD应力的有效方式，所述装置用以将ESD应力从第一电源轨释放到第二电源轨或从第二电源轨释放到第一电源轨。上文所描述的实施例可实施于纳米尺寸制造的IC中，且实现良好ESD稳定性同时维持较低备用泄漏电流以及相对较小布局面积。
图2B为说明根据本发明的实施例中的一者的ESD保护电路200'的等效电路图。参考图2B，ESD保护电路200'包含检测电路210、触发电路240以及DSCR装置160。在本实施例中，DSCR装置160不同于DSCR装置150,而是为基于P型阱的DSCR(简称pDSCR)装置，其包含两个n型(NPN)BJT以及一个p型(PNP)BJT，且两个n型(NPN)BJT的发射极连接在一起从而形成触发节点。为触发pDSCR装置160，触发电路240不同于触发电路230,而是包含两个n型晶体管241、243(例如，NMOS晶体管)，所述晶体管类似于图2A所述的p型晶体管231以及233的角色，其中晶体管241以及晶体管243的源极端子分别耦合到电源轨V1以及电源轨V2，且晶体管241以及晶体管243的漏极端子共同耦合到触发节点。在正常电路操作中，ESD保护电路200'的检测电路210将保持触发电路240的晶体管断开，且并不将触发电流提供到DSCR装置160的触发节点。
在正ESD应力状况下，当正ESD应力施加到第一电源轨V1时，电压降VSG1为负且将不接通晶体管241，且电压降VSG2为正且将接通晶体管243，所述晶体管传导触发电流(即，触发信号St)以触发DSCR装置160。或者，当正ESD应力施加到第二电源轨V2时，电压降VSG1为正且将接通晶体管241，使得晶体管241传导触发电流以触发DSCR装置160；且同时，电压降VSG2为负且将不接通第二晶体管243。
在负ESD应力状况下，当负ESD应力施加到第一电源轨V1时，电压降VSG1为正且将接通晶体管241，所述晶体管传导触发电流(即，触发信号St)以触发DSCR装置160，且同时，电压降VSG2为负且将不接通晶体管243。或者，当负ESD应力施加到第二电源轨V2时，电压降VSG1为负且将不接通晶体管241，且电压降VSG2为正且将接通第二晶体管243，所述晶体管传导触发电流以触发DSCR装置160。
在下文中，将在结构方面描述本发明。图3为说明根据本发明的实施例中的一者的ESD保护电路300的结构布局的横截面图。ESD保护电路300类似于图2A的ESD保护电路200，且包含检测电路210、触发电路230以及DSCR装置150。
参考图3，基于N型阱的DSCR(nDSCR)装置150包含P型阱区320、第一N型阱区340以及第二N型阱区360。在本实施例中，第一N型阱区340包含第一P+型掺杂区341、第一N+型掺杂区342、第二P+型掺杂区343以及第三P+型掺杂区344。另外，第二N型阱区360包含第四P+型掺杂区361、第二N+型掺杂区362、第五P+型掺杂区363以及第六P+型掺杂区364。
如上文所提及，DSCR装置150可由基于N型阱或基于P型阱的DSCR(nDSCR或pDSCR)实施。类似地，触发电路的晶体管可由n型或p型晶体管实施。因此，此处指定的阱以及掺杂区的掺杂类型(例如，N型、P型、N+型、P+型等)为使本发明较可理解，然而，其并不意图限制本发明。阱区的掺杂类型取决于DSCR装置的类型。
DSCR装置150包含第一晶体管151、第二晶体管153以及第三晶体管155。参考图3，第一晶体管151由第一P+型掺杂区341、第一N型阱区340以及P型阱区320形成。P+掺杂区341是作为第一晶体管151的第一端子(发射极)的接触区，N+掺杂区342是作为第一晶体管151的基极端子的接触区，且P+掺杂区321是作为第一晶体管151的第二端子(集电极)的接触区。
第二晶体管153由第四P+型掺杂区361、第二N型阱区360以及P型阱区320形成。P+掺杂区361是作为第二晶体管153的第一端子(发射极)的接触区，N+掺杂区362是作为第二晶体管153的基极端子的接触区，且P+掺杂区321是作为第二晶体管153的第二端子(集电极)的接触区。
第三晶体管155由第一N型阱区340、P型阱区320以及第二N型阱区360形成。N+掺杂区342是作为第三晶体管155的第一端子(发射极或集电极)的接触区，P+掺杂区321是作为第三晶体管155的基极端子的接触区，且N+掺杂区362是作为第三晶体管155的第二端子(集电极或发射极)的接触区。
在本发明的实施例中的一者中，触发电路230的第一晶体管231以及第二晶体管233可实施于作为DSCR装置150的同一衬底上。参考图3，第一晶体管231配置于DSCR装置150的右侧上，且第二晶体管233配置于DSCR装置150的左侧上。在本实施例中，第一栅极区345配置于第一N型阱区340上以作为第一晶体管231的控制端子，且第二栅极区365配置于第二N型阱区360上以作为第二晶体管233的控制端子。第一晶体管231由第一N型阱区340中的第二P+型掺杂区343、第一栅极区345以及第三P+型掺杂区344形成。第二晶体管233由第五P+型掺杂区363、第二栅极区365以及第六P+型掺杂区364形成。应注意，第一晶体管231以及第二晶体管233具有不同主体端子。
在本发明中，可进一步增强DSCR装置的接通速度(turn-on speed)。图4为说明根据本发明的实施例中的一者的ESD保护电路400的等效电路图。ESD保护电路400的操作类似于图2中所说明的ESD保护电路200。差异在于添加第一二极管471以及第二二极管473。详细地说，第一二极管471的阴极端子耦合到第一电源轨V1以及DSCR装置150的第一端子T1，且第一二极管471的阳极端子连接到检测电路210以及触发电路230；第二二极管473的阴极端子耦合到第二电源轨V2以及DSCR装置150的第二端子T2，且第二二极管473的阳极端子连接到检测电路210以及触发电路230。第一晶体管151的基极端子耦合到电阻器211以及第一晶体管231的第一端子，且第二晶体管153的基极端子耦合到电阻器213以及第二晶体管233的第一端子。
图5为说明图4的ESD保护电路400的横截面图。参考图5，表示为寄生二极管475的第一晶体管151的pn结(pn junction)形成于P+型掺杂区341与N+型掺杂区342之间，且表示为寄生二极管477的第二晶体管153的pn结也形成于P+型掺杂区361与N+型掺杂区362之间。当将正ESD应力引入于第一电源轨V1上时，ESD电流将流动通过第一二极管471、寄生二极管475、检测电路210(电阻器211、电容器215、电阻器213)，接着流动到第二电源轨V2。ESD电流带来横跨第一电阻器211的电压降，此情况接通触发电路230的第一晶体管231。接着，ESD电流从第一电源轨V1流动通过寄生二极管475、第一晶体管231并流动到触发节点(T3)，从而作为触发信号St，且流动通过第三晶体管155的基极-发射极之间的pn结、寄生二极管477并流动到第二电源轨V2。所描述ESD电流路径将导致所有寄生双极晶体管同时接通，且因此改进DSCR装置150的接通速度。当将正ESD应力引入于第二电源轨V2上时，可基于上文描述推导类似行为且因此不再重复。
图6为说明根据本发明的实施例中的一者的ESD保护电路600的电路图。对于检测电路210以及DSCR装置150的描述以及操作，请参照图2A的描述。在本实施例中，除第一晶体管231以及第二晶体管233之外，触发电路630进一步包含二极管635以及二极管637以减少归因于栅极泄漏效应或pn结泄漏的来自晶体管231、233的任何泄漏电流。
详细地说，二极管635的阳极连接到p型晶体管231的第二端子，且二极管635的阴极连接到触发节点。二极管637的阳极连接到p型晶体管233的第二端子，且二极管637的阴极连接到触发节点。在使用pDSCR装置的另一ESD保护电路实施例中，例如使用图2B的DSCR装置160，此情形下可以基于图2B的触发电路240作修改以包含第一二极管以及第二二极管，以最小化任何泄漏电流。在此状况下，第一二极管的阴极连接到n型晶体管241的第二端子，且第一二极管的阳极连接到触发节点；第二二极管的阴极连接到n型晶体管243的第二端子，且第二二极管的阳极连接到触发节点。在另一实施例中，可移除二极管635以及二极管637中的一者且最小化泄漏电流的功能仍可仅存在于一个方向上。在再一实施例中，二极管串(即，一个以上二极管)可耦合于触发电路的晶体管与触发节点之间。
图7为说明根据本发明的实施例中的一者的ESD保护电路700的电路图。对于触发电路230以及DSCR装置150的描述以及操作，请参照图1以及图2A的描述。在本实施例中，图2A或图2B中所说明的电容器215可替换为多个二极管串717，且电阻器211、213以及二极管串717形成电阻器-二极管-电阻器(resistor-diode-resistor,RDR)网络。二极管串717可以反向并联方式连接。类似于电容器215，二极管串717可通过第一电阻器211耦合到第一电源轨V1并通过第二电阻器213耦合到第二电源轨V2。每一串中的二极管数目可根据正常电路操作期间第一电源轨V1与第二电源轨V2之间的最大电压确定。在正常电路操作下，施加于第一电源轨V1与第二电源轨V2之间的电压将小于二极管串的接通电压(且另一二极管串经反向偏压)，因此将并不存在流动通过电阻器211以及电阻器213的电流，因此触发电路的晶体管231以及晶体管233将断开。当ESD应力施加到第一电源轨V1或第二电源轨V2且ESD电压足够高时，二极管串中的一者接通且带来横跨电阻器211以及电阻器213的电压降。类似于图2中所描述的RCR网络，横跨电阻器211以及电阻器213的电压降将接通第一晶体管231以及第二晶体管233中的一者以触发DSCR装置150。
鉴于前述描述，本发明提供耦合于第一电源轨或第二电源轨之间的ESD保护电路，其有效地释放发生于第一电源轨或第二电源轨上的任何ESD应力。ESD保护电路利用双向可控硅整流器装置，其具有响应于ESD应力的极性对称地触发DSCR装置的触发电路。示范性的ESD保护电路可实施于纳米尺寸制造的集成电路中，并实现良好的ESD稳定性同时维持较低备用泄漏电流以及相对较小布局面积。
对于所属领域的技术人员将显而易见的是，在不脱离本发明的范围或精神的情况下，可对本发明的结构进行各种修改以及变化。鉴于前述内容，希望本发明涵盖对本发明的修改以及变化，条件是所述修改以及变化落在所附权利要求书以及其等效物的范围内。

Claims (14)

1.一种静电放电保护电路，其特征在于，其包括：
检测电路，其耦合于第一电源轨与第二电源轨之间，检测来自所述第一电源轨或所述第二电源轨的静电放电应力，并根据所述静电放电应力输出检测信号；
触发电路，其耦合到所述检测电路，接收所述检测信号，并根据所述检测信号输出触发信号；以及
双向可控硅整流器装置，其包括耦合到所述第一电源轨的第一端子、耦合到所述第二电源轨的第二端子、耦合到所述触发电路以接收所述触发信号的第三端子以及至少两个第一类型的晶体管，且配置成根据所述触发信号释放所述静电放电应力，其中所述第三端子耦合到至少两个所述第一类型的晶体管之间的共同节点。
2.根据权利要求1所述的静电放电保护电路，其特征在于，其中所述至少两个所述第一类型的晶体管包括：
所述第一类型的第一晶体管，其具有基极端子、耦合到所述双向可控硅整流器装置的所述第一端子的第一端子以及第二端子；以及
所述第一类型的第二晶体管，其具有基极端子、耦合到所述双向可控硅整流器装置的所述第二端子的第一端子以及耦合到所述第一类型的所述第一晶体管的所述第二端子的第二端子，其中所述共同节点由所述第一类型的所述第一晶体管的所述第二端子以及所述第一类型的所述第二晶体管的所述第二端子形成。
3.根据权利要求2所述的静电放电保护电路，其特征在于，其中所述双向可控硅整流器装置进一步包括：
第二类型的第三晶体管，其具有耦合到所述共同节点的基极端子、耦合到所述第一类型的所述第二晶体管的所述基极端子的第一端子以及耦合到所述第一类型的所述第一晶体管的所述基极端子的第二端子。
4.根据权利要求3所述的静电放电保护电路，其特征在于，其中所述第一晶体管由配置于第一掺杂类型的第一阱中的第二掺杂类型的第一掺杂区、所述第一掺杂类型的所述第一阱以及所述第二掺杂类型的第三阱形成，其中所述第二掺杂类型的第三阱配置于所述第一掺杂类型的所述第一阱和第二阱之间，
其中所述第二晶体管由配置于所述第一掺杂类型的所述第二阱中的所述第二掺杂类型的第二掺杂区、所述第一掺杂类型的所述第二阱以及所述第二掺杂类型的所述第三阱形成，且
其中所述第三晶体管由所述第一掺杂类型的所述第一阱、所述第二掺杂类型的所述第三阱以及所述第一掺杂类型的所述第二阱形成，其中所述第一晶体管、所述第二晶体管以及所述第三晶体管的所述共同节点由所述第三阱形成。
5.根据权利要求1所述的静电放电保护电路，其特征在于，其中所述触发电路包括：
第四晶体管，其具有耦合到所述第一电源轨的第一端子，耦合到所述双向可控硅整流器装置的所述第三端子的第二端子，以及耦合到所述检测电路的控制端子；以及
第五晶体管，其具有耦合到所述第二电源轨的第一端子，耦合到所述第四晶体管的所述第二端子的第二端子，以及耦合到所述检测电路的控制端子。
6.根据权利要求5所述的静电放电保护电路，其特征在于，其中所述触发电路进一步包括以下各项中的至少一个：
第一二极管，其耦合于所述第四晶体管的所述第二端子与所述双向可控硅整流器装置的所述第三端子之间；以及
第二二极管，其耦合于所述第五晶体管的所述第二端子与所述双向可控硅整流器装置的所述第三端子之间。
7.根据权利要求5所述的静电放电保护电路，其特征在于，其中所述检测电路包括：
第一电阻器，其耦合于所述第一电源轨与所述触发电路的所述第四晶体管的所述控制端子之间；
第二电阻器，其耦合于所述第二电源轨与所述触发电路的所述第五晶体管的所述控制端子之间；以及
第一电容器，其耦合于所述第一电阻器与所述第二电阻器之间。
8.根据权利要求5所述的静电放电保护电路，其特征在于，其中所述检测电路包括：
第一电阻器，其耦合于所述第一电源轨与所述触发电路的所述第四晶体管的所述控制端子之间；
第二电阻器，其耦合于所述第二电源轨与所述触发电路的所述第五晶体管的所述控制端子之间；以及
反向并联的二极管串，其耦合于所述第一电阻器与所述第二电阻器之间。
9.根据权利要求1所述的静电放电保护电路，其特征在于，其进一步包括：
第三二极管，其耦合于所述第一电源轨与所述检测电路之间；以及
第四二极管，其耦合于所述第二电源轨与所述检测电路之间。
10.根据权利要求1所述的静电放电保护电路，其特征在于，其中所述双向可控硅整流器装置包括：
第一掺杂类型的第一阱，其具有第二掺杂类型的第一掺杂区；
所述第一掺杂类型的第二阱，其具有所述第二掺杂类型的第二掺杂区；以及
所述第二掺杂类型的第三阱，其配置于所述第一掺杂类型的所述第一阱与所述第一掺杂类型的所述第二阱之间，且具有具较高掺杂浓度的所述第二掺杂类型的第三掺杂区，
其中所述第二掺杂类型的所述第一掺杂区耦合到所述双向可控硅整流器装置的所述第一端子以及所述第二端子中的一者，所述第二掺杂区耦合到所述双向可控硅整流器装置的所述第一端子以及所述第二端子中的另一者，且所述第三掺杂区耦合到所述双向可控硅整流器装置的所述第三端子。
11.一种耦合于第一电源轨与第二电源轨之间的静电放电保护电路，其特征在于，所述静电放电保护电路包括：
开关电路，其响应于来自所述第一电源轨或所述第二电源轨的静电放电应力输出触发信号；以及
双向可控硅整流器装置，其包括第一类型的第一晶体管、所述第一类型的第二晶体管以及第二类型的第三晶体管，所述第一类型的所述第一晶体管以及所述第二晶体管串联连接于所述第一电源轨与所述第二电源轨之间，其中由所述第一晶体管、所述第三晶体管以及所述第二晶体管共同接合的共同节点耦合到所述开关电路以用于接收所述触发信号。
12.根据权利要求11所述的静电放电保护电路，其特征在于，所述第二类型的所述第三晶体管具有耦合到所述第一晶体管以及所述第二晶体管的所述共同节点的基极端子、第一端子以及第二端子，其中所述第一端子和所述第二端子分别耦合到所述第一晶体管的基极端子以及所述第二晶体管的基极端子。
13.根据权利要求11所述的静电放电保护电路，其特征在于，其中所述第一类型的所述第一晶体管具有基极端子，耦合到所述第一电源轨的第一端子，以及耦合到所述开关电路的第二端子；且
所述第一类型的所述第二晶体管具有基极端子、耦合到所述第二电源轨的第一端子以及耦合到所述开关电路的第二端子。
14.根据权利要求11所述的静电放电保护电路，其特征在于，其中所述开关电路包括：
第一电阻器，其耦合到所述第一电源轨；
第二电阻器，其耦合到所述第二电源轨；
电容器，其耦合于所述第一电阻器与所述第二电阻器之间；
第四晶体管，其具有控制端子、第一端子以及第二端子，所述控制端子耦合到由所述第一电阻器以及所述电容器共同接合的第一节点，所述第一端子耦合到所述第一电源轨，且所述第二端子耦合到所述共同节点；以及
第五晶体管，其具有控制端子、第一端子以及第二端子，所述控制端子耦合到由所述第二电阻器以及所述电容器共同接合的第二节点，所述第一端子耦合到所述第二电源轨，且所述第二端子耦合到所述共同节点。
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