CN106502312A - 一种高精度时钟同步设备设计方法 - Google Patents

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Abstract

本发明提供一种较低成本具有高精度授时输出的时钟同步设备设计方法，该时钟同步设备包括电源模块、信号处理模块、时间接收模块、原子钟、显示模块、键盘模块；时间接收模块将接收的卫星数据及秒脉冲信号发送给信号处理模块；信号处理模块对数据进行解析处理，同时将处理后的秒脉冲信号给原子钟；原子钟同步后将状态信息及秒脉冲发送回信号处理模块；由信号处理模块进行时码分发并通过显示模块进行显示；键盘模块对设备进行相关授时设置。本发明解决了目前授时产品价格高精度低的问题，具有设计简易、可扩展性强、精度高、性能稳定的优点。

Description

一种高精度时钟同步设备设计方法
技术领域
本发明涉及一种高精度时钟同步设备设计方法，尤其涉及使用MCU和FPGA设计的时钟同步设备。
背景技术
时钟同步设备可以为其它系统的中心设备提供统一的时间信号，使各系统的设备与本系统同步，从而实现统一的时间标准。主要工作原理是：接收解析标准时间信息，校准同步本地原子钟，输出标准时间信息。
随着现代导航、电子、通信、电力等科学技术的进步，越来越多的工程和科学领域需要时间统一系统。现有的高精度时钟同步设备价格昂贵，普通消费者难以承受；低精度的时钟同步设备又难以满足特定领域的使用要求，所以限制了时钟同步设备的推广和发展。
发明内容
为解决上述问题，本发明提供了一种成本较低，具有高精度授时输出的时钟同步设备设计方法。
本发明采取的技术方案是：一种高精度时钟同步设备设计方法，该时钟同步设备包括电源模块、信号处理模块、时间接收模块、原子钟、显示模块和键盘模块，所述时间接收模块将接收的卫星数据及秒脉冲信号发送给信号处理模块；信号处理模块对数据进行解析处理，同时将处理后的秒脉冲信号发送给原子钟；原子钟同步后将状态信息及秒脉冲发送回信号处理模块；最后由信号处理模块进行时码分发并通过显示模块进行显示；键盘模块对设备进行相关授时设置。
优选的，所述信号处理模块采用MCU+FPGA架构。
优选的，使用MCU对时间接收模块进行信号处理；使用FPGA对1PPS进行采样处理，运用锁相环产生高精度1PPS同步原子钟(FPGA对秒脉冲上升沿进行采样，完成对时间源秒脉冲连续性检测，运用锁相环设计生成高精度秒脉冲信号后送至原子钟并使原子钟同步后输出秒脉冲给FPGA，由FPGA统一进行分发)。
优选的，所述MCU芯片D1采用STM32系列的STM32F207ZGT6，FPGA芯片D2选用EP3C10E144C7N；MCU和FPGA之间采用FSMC接口进行通信，MCU可将FPGA当做MCU的一个外部SRAM来进行读写。
优选的，所述MCU芯片D1的58～60，63～68，77～79，85，86，114，115引脚作为通信数据总线D0～D15；引脚1～5，10～15，50，53～57，80～82，87～90作为地址总线A0～A23；117～119，122～124，137，141，142引脚作为片选使能、读写控制使能、时钟和状态指示；引脚47，49，91作为I2C控制信号分别连接至D17的SD2405ALPI RTC芯片；引脚73～76作为SPI接口连接至D15的W25Q64BVSSI芯片；23、24引脚接至25M晶体两端通过两个18pF的电容下地；101，102脚预留为芯片的调试串口1，36，37脚作为与时间接收模块的通信串口2，69，70脚作为与原子钟的通信串口3；111、112作为输出串口；113、116，96、97作为预留通信串口5～6；40～42，46作为键盘模块接口；139，140作为与显示模块的通信I2C；105，109作为SW模式在线调试接口连接至XP2接插件；25脚连至复位按键，提供芯片复位；27，35，36，43，44，45，126，128，129作为RMII接口与网口芯片DP83848CVV相连。
优选的，所述FPGA芯片D2的43～44，46，49～53，71～74，79～80，83～84引脚作为通信数据总线D0～D15，33～34，38～39，42，54～55，58～60，64～69，86～87，99～101，103～105引脚作为地址总线A0～A23；31～32，70，75～77，85，98，106作为片选使能、读写控制使能、时钟和状态指示；25MHz晶振通过24脚进入FPGA，作为FPGA的时钟输入；23脚作为原子钟10MHz频率输入；外部1PPS输入信号通过4，34，121输入，10、11脚作为FPGA的调试指示灯；21，94，96～97引脚作为FPGA芯片启动配置管脚；15～16，18，20作为芯片JTAG下载管脚。
优选的，所述MCU芯片通过RMII接口分别与芯片D3的2～4、43、44、39、31、30相连，MCU的PA3通过10K电阻上拉后连至D3的7脚，MCU的RESET管脚直接连至29脚，D3的34脚接50MHz晶振输入，24脚通过4.87K精密电阻接地，18、23、37脚通过1个10uF电容和2个0.1uF电容接地，13、14、16、17脚输出接H1102NL网络变压器的1、3、6、8引脚，27、28脚作为网络链接和工作状态指示，分别串接510欧姆的电阻和LED到地。
优选的，所述时间接收模块可提供标准时码信息，该信息来源于卫星、长短波、B码、PTP、NTP、基站等；当设备同步后输出高精度授时信息，该信息是串口、B码、PTP、NTP等。
优选的，所述的原子钟，当外部授时信号中断或者故障，原子钟可守时。
优选的，所述时钟同步设备上电之后所有模块先初始化，原子钟开始预热；预热完成后时间接收模块开始搜星，如卫星信号正常原子钟进入对秒模式，反之则回到预热状态；对秒完成后设备进入跟踪模式，反之则回到搜星模式；跟踪完成后设备进入同步模式，反之则回到跟踪模式；如设备同步过后，卫星信号丢失则转换为原子钟保持状态，设备在同步状态和保持状态都可以对外输出时码信息。
本发明的有益效果是：：以较低的设计成本实现了高精度的时钟同步，设备具备高精度秒脉冲输出，可满足高精度授时领域；设备可扩展性强，可根据实际需求扩展设备的输出接口，满足不同场合应用需求。
附图说明
图1是本发明的总体架构图。
图2是信号处理模块的硬件总体框图。
图3是信号处理模块MCU的电路图。
图4是信号处理模块FPGA的电路图。
图5是信号处理模块的网口输出电路图。
图6是信号处理模块的电源电路图。
图7是信号处理模块的电平转换电路图。
图8是显示模块电路图。
图9是键盘模块电路图。
图10是设备软件流程实施图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
图1示出了本发明的总体硬件架构。系统包括电源模块1，本实施例中采用台湾明纬PS-45-12的电源，该电源提供AC220V-DC12V输出，负载功率为45W。信号处理模块2，本实施例中采用MCU+FPGA架构。时间接收模块3，本实施例中采用北京七纬航测的SDI-BD-V1板卡，该板卡是北斗+GPS+GLONASS三系统单频OEM板卡。原子钟4，本实施例中采用深圳儒科电子的NTX300。显示模块5采用OLED屏实现。键盘模块6采用通用GPIO设计。
图2示出了信号处理模块的硬件总体框图。信号处理模块硬件采用MCU+FPGA的架构实现，本实施例中MCU采用STM32系列的STM32F207ZGT6，FPGA选用EP3C10E144C7N。MCU和FPGA之间采用FSMC接口进行通信，MCU可将FPGA当做MCU的一个外部SRAM来进行读写。
图3示出了MCU的具体实施方式。芯片D1的58～60，63～68，77～79，85，86，114，115引脚作为通信数据总线D0～D15；引脚1～5，10～15，50，53～57，80～82，87～90作为地址总线A0～A23；117～119，122～124，137，141，142引脚作为片选使能、读写控制使能、时钟和状态指示。引脚47，49，91作为I2C控制信号分别连接至D17的SD2405ALPI RTC芯片；引脚73～76作为SPI接口连接至D15的W25Q64BVSSI芯片；23、24引脚接至25M晶体两端通过两个18pF的电容下地。101，102脚预留为芯片的调试串口1，36，37脚作为与时间接收模块的通信串口2，69，70脚作为与原子钟的通信串口3；111、112作为输出串口；113、116，96、97作为预留通信串口5～6。40～42，46作为键盘模块接口；139，140作为与显示模块的通信I2C。105，109作为SW模式在线调试接口连接至XP2接插件。25脚连至复位按键，提供芯片复位。27，35，36，43，44，45，126，128，129作为RMII接口与网口芯片DP83848CVV相连。
图4示出了FPGA的具体实施方式。芯片43～44，46，49～53，71～74，79～80，83～84引脚作为通信数据总线D0～D15，33～34，38～39，42，54～55，58～60，64～69，86～87，99～101，103～105引脚作为地址总线A0～A23；31～32，70，75～77，85，98，106作为片选使能、读写控制使能、时钟和状态指示；25MHz晶振通过24脚进入FPGA，作为FPGA的时钟输入；23脚作为原子钟10MHz频率输入；外部1PPS输入信号通过4，34，121输入，10、11脚作为FPGA的调试指示灯；21，94，96～97引脚作为FPGA芯片启动配置管脚；15～16，18，20作为芯片JTAG下载管脚。
图5示出了信号处理模块网口输出的实施方案。MCU芯片通过RMII接口分别与芯片D3DP83848CVV的2～4、43、44、39、31、30相连，MCU的PA3通过10K电阻上拉后连至D3的7脚，MCU的RESET管脚直接连至29脚，D3的34脚接50MHz晶振输入，24脚通过4.87K精密电阻接地，18、23、37通过1个10uF电容和2个0.1uF电容接地。13、14、16、17脚输出接H1102NL网络变压器的1、3、6、8引脚。27、28脚作为网络链接和工作状态指示，分别串接510欧姆的电阻和LED到地。
图6示出了信号处理模块的电源实施方案。通过芯片LM2596-5.0将12V直流输入转换为直流5V输出；同时使用TPS62110RSA将5V转换为3.3V，为MCU、FPGA和电平转换芯片供电；使用MIC2215AAA将3.3V转换为2.5V和1.2V输出为FPGA内核供电。
图7示出了信号处理模块的电平转换实施方案。使用MAX 3232EEUE实现TTL电平到RS232的转换，同时使用TI公司的AM26LV31E实现秒脉冲的单端转差分。
图8示出了显示模块的实施方案。显示屏选用苏州维信诺的YX-5002型OLED显示屏，该显示屏支持I2C操作，显示尺寸为0.96英寸。
图9示出了键盘模块的实施方案。K1～K4四个按键一端通过键盘接口接MCU的PA4～PA6、PB7，一端接地。
图10示出了设备软件流程实施图。设备上电之后所有模块先初始化，原子钟开始预热。预热完成后时间接收模块开始搜星，如卫星信号正常原子钟进入对秒模式，反之则回到预热状态。对秒完成后设备进入跟踪模式，反之则回到搜星模式。跟踪完成后设备进入同步模式，反之则回到跟踪模式。如设备同步过后，卫星信号丢失则转换为原子钟保持状态，设备在同步状态和保持状态都可以对外输出时码信息。
以上显示和描述了本发明的基本原理、主要特征和优点。本领域的普通技术人员应该了解，上述实施例不以任何形式限制本发明的保护范围，凡采用等同替换等方式所获得的技术方案，均落于本发明的保护范围内。
本发明未涉及部分均与现有技术相同或可采用现有技术加以实现。

Claims (10)

1.一种高精度时钟同步设备设计方法，其特征在于：该时钟同步设备包括电源模块、信号处理模块、时间接收模块、原子钟、显示模块和键盘模块，所述时间接收模块将接收的卫星数据及秒脉冲信号发送给信号处理模块；信号处理模块对数据进行解析处理，同时将处理后的秒脉冲信号发送给原子钟；原子钟同步后将状态信息及秒脉冲发送回信号处理模块；最后由信号处理模块进行时码分发并通过显示模块进行显示；键盘模块对设备进行相关授时设置。
2.根据权利要求1所述的一种高精度时钟同步设备设计方法，其特征在于：所述信号处理模块采用MCU+FPGA架构。
3.根据权利要求2所述的一种高精度时钟同步设备设计方法，其特征在于：使用MCU对时间接收模块进行信号处理；使用FPGA对秒脉冲上升沿进行采样，完成对时间源秒脉冲连续性检测，运用锁相环设计生成高精度秒脉冲信号后送至原子钟并使原子钟同步后输出秒脉冲给FPGA，由FPGA统一进行分发。
4.根据权利要求2所述的一种高精度时钟同步设备设计方法，其特征在于：所述MCU芯片D1采用STM32系列的STM32F207ZGT6，FPGA芯片D2选用EP3C10E144C7N；MCU和FPGA之间采用FSMC接口进行通信，MCU可将FPGA当做MCU的一个外部SRAM来进行读写。
5.根据权利要求4所述的一种高精度时钟同步设备设计方法，其特征在于：所述MCU芯片D1的58～60，63～68，77～79，85，86，114，115引脚作为通信数据总线D0～D15；引脚1～5，10～15，50，53～57，80～82，87～90作为地址总线A0～A23；117～119，122～124，137，141，142引脚作为片选使能、读写控制使能、时钟和状态指示；引脚47，49，91作为I2C控制信号分别连接至D17的SD2405ALPI RTC芯片；引脚73～76作为SPI接口连接至D15的W25Q64BVSSI芯片；23、24引脚接至25M晶体两端通过两个18pF的电容下地；101，102脚预留为芯片的调试串口1，36，37脚作为与时间接收模块的通信串口2，69，70脚作为与原子钟的通信串口3；111、112作为输出串口；113、116，96、97作为预留通信串口5～6；40～42，46作为键盘模块接口；139，140作为与显示模块的通信I2C；105，109作为SW模式在线调试接口连接至XP2接插件；25脚连至复位按键，提供芯片复位；27，35，36，43，44，45，126，128，129作为RMII接口与网口芯片DP83848CVV相连。
6.根据权利要求4所述的一种高精度时钟同步设备设计方法，其特征在于：所述FPGA芯片D2的43～44，46，49～53，71～74，79～80，83～84引脚作为通信数据总线D0～D15，33～34，38～39，42，54～55，58～60，64～69，86～87，99～101，103～105引脚作为地址总线A0～A23；31～32，70，75～77，85，98，106作为片选使能、读写控制使能、时钟和状态指示；25MHz晶振通过24脚进入FPGA，作为FPGA的时钟输入；23脚作为原子钟10MHz频率输入；外部1PPS输入信号通过4，34，121输入，10、11脚作为FPGA的调试指示灯；21，94，96～97引脚作为FPGA芯片启动配置管脚；15～16，18，20作为芯片JTAG下载管脚。
7.根据权利要求5所述的一种高精度时钟同步设备设计方法，其特征在于：所述MCU芯片通过RMII接口分别与芯片D3的2～4、43、44、39、31、30相连，MCU的PA3通过10K电阻上拉后连至D3的7脚，MCU的RESET管脚直接连至29脚，D3的34脚接50MHz晶振输入，24脚通过4.87K精密电阻接地，18、23、37脚通过1个10uF电容和2个0.1uF电容接地，13、14、16、17脚输出接H1102NL网络变压器的1、3、6、8引脚，27、28脚作为网络链接和工作状态指示，分别串接510欧姆的电阻和LED到地。
8.根据权利要求1所述的一种高精度时钟同步设备设计方法，其特征在于：所述时间接收模块可提供标准时码信息，该信息来源于卫星、长短波、B码、PTP、NTP、基站中的一种；当设备同步后输出高精度授时信息，该信息是串口、B码、PTP、NTP中的一种。
9.根据权利要求1所述的一种高精度时钟同步设备设计方法，其特征在于：所述的原子钟，当外部授时信号中断或者故障，原子钟可守时。
10.根据权利要求1所述的一种高精度时钟同步设备设计方法，其特征在于：所述时钟同步设备上电之后所有模块先初始化，原子钟开始预热；预热完成后时间接收模块开始搜星，如卫星信号正常原子钟进入对秒模式，反之则回到预热状态；对秒完成后设备进入跟踪模式，反之则回到搜星模式；跟踪完成后设备进入同步模式，反之则回到跟踪模式；如设备同步过后，卫星信号丢失则转换为原子钟保持状态，设备在同步状态和保持状态都可以对外输出时码信息。
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