CN106469707B - 晶片封装制程及具有晶片封装体的可挠性线路载板 - Google Patents
晶片封装制程及具有晶片封装体的可挠性线路载板 Download PDFInfo
- Publication number
- CN106469707B CN106469707B CN201510747072.7A CN201510747072A CN106469707B CN 106469707 B CN106469707 B CN 106469707B CN 201510747072 A CN201510747072 A CN 201510747072A CN 106469707 B CN106469707 B CN 106469707B
- Authority
- CN
- China
- Prior art keywords
- those
- chips
- chip
- line
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000009975 flexible effect Effects 0.000 title claims abstract description 143
- 238000000034 method Methods 0.000 title claims description 47
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 229910000679 solder Inorganic materials 0.000 claims abstract description 21
- 238000005538 encapsulation Methods 0.000 claims description 70
- 239000000084 colloidal system Substances 0.000 claims description 49
- 238000012856 packing Methods 0.000 claims description 48
- 238000010438 heat treatment Methods 0.000 claims description 16
- 238000005520 cutting process Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 238000012858 packaging process Methods 0.000 abstract description 5
- 238000004806 packaging method and process Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000007789 sealing Methods 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000004080 punching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000005470 impregnation Methods 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
Abstract
本发明提供一种晶片封装制程及具有晶片封装体的可挠性线路载板，其包括以下步骤。自第一卷轴释出可挠性线路载板。可挠性线路载板包括可挠性基材、多个图案化线路层以及多个阻焊层。可挠性基材具有多个晶片设置区。这些图案化线路层分别位于这些晶片设置区内。这些阻焊层分别设置于这些晶片设置区内。各个阻焊层暴露出对应的晶片设置区内的图案化线路层的部分以形成多个线路接点。分别设置多个晶片于每一个晶片设置区内，并使这些晶片分别电性连接至对应的晶片设置区内的这些线路接点。将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴。本发明提供的晶片封装制程，能降低晶片封装体的厚度以及提升生产速度。
Description
技术领域
本发明是有关于一种封装制程、封装体以及可挠性线路载板，且特别是有关于一种晶片封装制程及具有晶片封装体的可挠性线路载板。
背景技术
近年来，终端消费性电子产品无不以轻、薄、短、小作为其设计诉求，连带着使得晶片封装也朝向高密度化、薄型化、高脚数化等方向作发展。为求实现小型化、窄间距(pitch)的封装，球栅阵列封装结构(Bail Grid Array,BGA)以及晶片尺寸封装(Chip ScalePackage,CSP)俨然成为当前封装制程中的主流。由于球栅阵列封装具有信号传输延迟小、应用频率高、散热能力强及封装体积小等优点，因此被广泛地应用于各种不同形式的封装结构。
通常而言，球栅阵列封装所采用的线路基板(以下称BT载板)的基材大多是含有玻璃纤维的BT树脂所构成，具有一定的厚度，相当不利于电子产品体积薄化。倘若为求薄化BT载板的厚度，并同时维持其机械强度，势必会造成制作成本的提高。受限于BT载板的材质特性，进行球栅阵列封装所采用的载板大多为板材或片材，连带着制作所得的球栅阵列封装概呈板状或片状，故不利于存放、运输。除此之外，前述载板在进行封装作业时，需逐片地的在机台上运输作业，对于整个封装流程而言，仍存在有机台上料及下料的空档时间。因此，封装所需的时间始终无法精减，相当不利于降低封装成本。
发明内容
本发明提供一种晶片封装制程，能降低晶片封装体的厚度以及提升生产速度。
本发明提供一种晶片封装体，能符合薄型化的设计需求。
本发明提供一种具有晶片封装体的可挠性线路载板，能符合薄型化的设计需求。
本发明提出一种晶片封装制程，其包括以下步骤。自第一卷轴释出可挠性线路载板。可挠性线路载板包括可挠性基材、多个图案化线路层以及多个阻焊层。可挠性基材具有第一表面、相对于第一表面的第二表面以及位于第一表面上的多个并列的晶片设置区。这些图案化线路层分别位于这些晶片设置区内。这些阻焊层分别设置于这些晶片设置区内。各个阻焊层暴露出对应的晶片设置区内的图案化线路层的部分以形成多个线路接点。分别设置多个晶片于每一个晶片设置区内，并使这些晶片分别电性连接至对应的晶片设置区内的这些线路接点。将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴。
在本发明的一实施例中，上述的使这些晶片分别电性连接至对应的晶片设置区内的这些线路接点的方法包括使加热板对应这些晶片设置区的至少其一而连接于可挠性基材的第二表面。使对应加热板的晶片设置区内的这些晶片分别打线接合至对应的晶片设置区内的这些线路接点。
在本发明的一实施例中，上述的使这些晶片分别电性连接至对应的晶片设置区内的这些线路接点的方法包括使这些晶片分别覆晶接合至对应的晶片设置区内的这些线路接点。
在本发明的一实施例中，上述的使这些晶片分别覆晶接合至对应的晶片设置区内的这些线路接点的方法包括形成助焊层于对应的晶片设置区内的这些线路接点上。使各个晶片的主动表面上的多个凸块连接助焊层。回焊这些凸块以形成多个焊球，而使各个晶片通过对应的这些焊球接合于对应的晶片设置区内的这些线路接点上。
在本发明的一实施例中，在回焊这些凸块以形成多个焊球时，将可挠性线路载板以及设置于各个晶片设置区内的这些晶片输送至加热腔体内，并且通过真空输送装置吸附可挠性基材的第二表面以带动可挠性基材。
在本发明的一实施例中，在将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴之前还包括形成封装胶体于各个晶片设置区，并使各个封装胶体包覆对应的晶片设置区内的这些晶片以及这些线路接点。
在本发明的一实施例中，上述的晶片封装制程还包括自第二卷轴释出可挠性线路载板、电性连接至这些图案化线路层的这些晶片以及包覆这些晶片与这些线路接点的这些封装胶体。对应这些晶片设置区而形成多个焊球于可挠性基材的第二表面上。沿着任两相邻的这些晶片设置区之间的至少一预定切割线切割对应的封装胶体、图案化线路层以及可挠性基材，以得到多个晶片封装体。
在本发明的一实施例中，上述的晶片封装制程还包括自第二卷轴释出可挠性线路载板以及电性连接至这些图案化线路层的这些晶片。形成封装胶体于各个晶片设置区，并使各个封装胶体包覆对应的晶片设置区内的这些晶片以及这些线路接点。对应这些晶片设置区而形成多个焊球于可挠性基材的第二表面上。沿着任两相邻的这些晶片设置区之间的至少一预定切割线切割对应的封装胶体、图案化线路层以及可挠性基材，以得到多个晶片封装体。
在本发明的一实施例中，上述的晶片封装制程还包括使至少两个第二卷轴并列设置，并自各个第二卷轴释出可挠性线路载板以及电性连接至这些图案化线路层的这些晶片。将至少两模具分别固定于这些可挠性线路载板，其中各个模具包括上模具以及下模具，且各个可挠性线路载板被传送于对应的上模具与下模具之间。使各个封装胶体注入对应的模具中，以包覆对应的晶片设置区内的这些晶片以及这些线路接点。对应这些晶片设置区而形成多个焊球于各个可挠性基材的第二表面上。沿着任两相邻的这些晶片设置区之间的至少一预定切割线切割对应的封装胶体、图案化线路层以及可挠性基材，以得到多个晶片封装体。
本发明提出一种具有晶片封装体的可挠性线路载板，其包括可挠性基材、多个图案化线路层、多个阻焊层、多个晶片以及封装胶体。可挠性基材具有第一表面、相对于第一表面的第二表面以及位于第一表面上的多个并列的晶片设置区。这些图案化线路层分别位于这些晶片设置区内。这些阻焊层分别设置于这些晶片设置区内。各个阻焊层暴露出对应的晶片设置区内的图案化线路层的部分以形成多个线路接点。这些晶片分别设置于每一个晶片设置区内，并分别电性连接至对应的晶片设置区内的这些线路接点。封装胶体形成于各个晶片设置区，并包覆对应的晶片设置区内的这些晶片以及这些线路接点。
基于上述，本发明的晶片封装制程例如是采用卷轴对卷轴(roll-to-roll)的封装技术，其先自第一卷轴释出可挠性线路载板，其中可挠性线路载板上定义有多个晶片设置区。接着，在每一个晶片设置区内设置多个晶片，并使各个晶片电性连接至对应的晶片设置区内的图案化线路层。最后，将可挠性线路载板以及电性连接至图案化线路层的晶片卷收为第二卷轴，以利于后续封装制程的应用。因此，自第二卷轴释出可挠性线路载板以及电性连接至图案化线路层的晶片后，可先进行封胶步骤并形成焊球于可挠性基材的第二表面上的开孔内，再进行单体化步骤，以得到多个的晶片封装体。
另一方面，封胶步骤也可选择在将可挠性线路载板以及电性连接至图案化线路层的晶片卷收为第二卷轴之前完成，进而将可挠性线路载板、电性连接至图案化线路层的晶片以及包覆晶片的封装胶体卷收为第二卷轴。因此，自第二卷轴释出可挠性线路载板、电性连接至图案化线路层的晶片以及包覆晶片的封装胶体后，可先形成焊球于可挠性基材的第二表面上的开孔内，再接进行单体化步骤，以得到多的晶片封装体。总体而言，通过前述晶片封装制程不仅能降低晶片封装体的整体厚度以及生产成本，也能提高生产效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明一实施例的可挠性线路载板的局部俯视示意图；
图2示出本发明一实施例采用图1的可挠性线路载板所进行的晶片封装制程图；
图3示出采用图2的第二卷轴所进行的晶片封装制程图；
图4示出本发明另一实施例采用图1的可挠性线路载板所进行的晶片封装制程图；
图5示出采用图4的第二卷轴所进行的晶片封装制程图；
图6示出本发明又一实施例采用图1的可挠性线路载板所进行的晶片封装制程图；
图7示出采用图6的第二卷轴所进行的晶片封装制程图；
图8与图9分别示出本发明一实施例采用至少两个第二卷轴所进行的晶片封装制程图。
附图标记说明：
100、100a：晶片封装体；
110：可挠性线路载板；
110：可挠性线路基材；
111a：第一表面；
111b：第二表面；
111c：晶片设置区；
111d：晶粒配置区；
111e：传动孔；
111f：传动区；
111g：导通孔；
111h：开孔；
112：图案化线路层；
112a：线路接点；
113：阻焊层；
120：晶片；
121：主动表面；
121a：凸块；
121b：焊球；
122：背表面；
130：封装胶体；
140：真空输送装置；
141：履带；
141a：通孔；
142：真空腔体；
150：模具；
151：上模具；
152：下模具；
153：模穴；
160：胶柱；
BW：焊线；
CA：载板；
FL：助焊层；
HB：加热板；
L1～L4：预定切割线；
RC：加热腔体；
S1：第一卷轴；
S2、S21、S22：第二卷轴；
SB：焊球。
具体实施方式
图1是本发明一实施例的可挠性线路载板的局部俯视示意图。在本实施例中，可挠性线路载板110包括可挠性基材111、多个图案化线路层112以及多个阻焊层113。可挠性基材111可选自于环氧树脂玻璃纤维(epoxy glass fiber)或FR-4环氧玻璃布层压板，或者是由聚酰亚胺(PI)或聚萘二甲酸乙二醇酯(PEN)等材质所构成，故具有可挠曲的特性且厚度较薄。详细而言，可挠性基材111具有第一表面111a、相对于第一表面111a的第二表面111b(示于图2)以及位于第一表面111a上的多个并列的晶片设置区111c(图1示意地示出两个)，且这些晶片设置区111c例如是等间隔地定义于第一表面111a上。
这些图案化线路层112分别位于这些晶片设置区111c内。更准确而言，每一个晶片设置区111c内设置有一个图案化线路层112，如图1所示。另一方面，这些阻焊层113分别设置在这些晶片设置区111c内。更准确而言，每一个晶片设置区111c内设置有一层阻焊层113，且阻焊层113会暴露出对应的晶片设置区111c内的图案化线路层112的部分以形成多个线路接点112a，如图1所示。举例来说，可挠性线路载板110上定义有多条预定切割线L1～L4，其中预定切割线L1例如是位于任两相邻的晶片设置区111c之间，且未延伸通过阻焊层113。预定切割线L2例如是位于任两相邻的预定切割线L1之间，其中预定切割线L2的延伸方向实质上与预定切割线L1的延伸方向垂直，且未延伸通过阻焊层113。每一个晶片设置区111c例如是由任两相邻的预定切割线L1以及连接任两相邻的预定切割线L1的任两预定切割线L2所定义。
在本实施例中，预定切割线L3的延伸方向实质上与预定切割线L1的延伸方向平行，且延伸通过阻焊层113。另一方面，预定切割线L4的延伸方向实质上与预定切割线L2的延伸方向平行，且延伸通过阻焊层113。如图1所示，预定切割线L3分别与预定切割线L2以及预定切割线L4相交会，而预定切割线L4分别与预定切割线L1以及预定切割线L3相交会。因此，预定切割线L3与L4可将每一个晶片设置区111c划分出多个晶粒配置区111d，而这些线路接点112a分别排列在各个晶粒配置区111d。
图2示出本发明一实施例采用图1的可挠性线路载板所进行的晶片封装制程图。请参考图1与图2，在本实施例中，可挠性线路载板110例如是卷收为第一卷轴S1，并在进行晶片封装制程时自第一卷轴S1释出。通常而言，可通过传动机台的齿轮与可挠性基材111上的传动孔111e的干涉，或者传动机台的滚轮/夹具与可挠性基材111上的传动区111f的干涉，以带动自第一卷轴S1释出后的可挠性线路载板110沿着输送路径前进。接着，例如通过夹具或真空吸附装置夹取或吸取多个晶片120，并将这些晶片120置放到每一个晶片设置区111c内。更准确而言，各个晶片120会被置放到对应的晶粒配置区111d内，较佳地，各个晶片120是以至少一行一列的方式设置于晶粒配置区111d内。
在将这些晶片120置放到每一个晶片设置区111c后，使这些晶片120分别电性连接至对应的晶片设置区111c内的这些线路接点112a。更准确而言，各个晶片120例如是与对应的晶粒配置区111d内的这些线路接点112a电性连接。在本实施例中，各个晶片120例如是以其背表面122连接对应的晶片设置区111c内的阻焊层113，并暴露出相对于背表面122的主动表面121。接着，使加热板HB对应至少其中一个晶片设置区111c(即设置有多个晶片120的晶片设置区111c)而连接于可挠性基材111的第二表面111b上。意即，加热板HB与这些晶片120分别位于可挠性基材111的相对两侧。接着，通过打线接合的方式，使各个晶片120通过连接于主动表面121上的焊线BW与对应的晶粒配置区111d内的这些线路接点112a电性连接。在此，加热板HB可用以提高图案化线路层112的温度，从而提高焊线BW打线接合至对应的线路接点112a的共晶效果。之后，移除加热板HB，并将可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120卷收为第二卷轴S2，以供后续封装制程所用。较佳地，在实施时，可进一步配合一可挠性间隔卷带(图未示)设置于可挠性基材111的第一表面111a上，前述可挠性间隔卷带能随可挠性线路载板110一同卷收为第二卷轴S2，藉以保护可挠性基材111上的封装半成品，以利于运输传送。
图3示出采用图2的第二卷轴所进行的晶片封装制程图。请参考图3，首先，自第二卷轴S2释出可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120。通常而言，可通过传动机台的齿轮与可挠性基材111上的传动孔111e(示于图1)的干涉，或者传动机台的滚轮/夹具与可挠性基材111上的传动区111f(示于图1)的干涉，以带动自第一卷轴S1释出后的可挠性线路载板110沿着输送路径前进。接着，例如通过点胶机在各个晶片设置区111c涂布封装胶体130。又或者是，设置封装模具在可挠性线路基板110移动运行的路径上，例如是在可挠性基材111的第一表面111a与第二表面111b上分别设置上模具及下模具，而在进行灌胶作业时，前述上、下模具可分别固定于可挠性基材111的第一表面111a与第二表面111b。通过前述封胶制程皆可在各个晶片设置区111c形成封装胶体130，以使各个封装胶体130包覆对应的晶片设置区111c内的这些晶片120以及这些线路接点112a。封装胶体130的功用为保护焊线BW与晶片120的电性接点以及焊线BW与线路接点112a的电性接点，以避免受到外界湿气、热量与杂讯的影响，并且封装胶体130可用以支撑这些焊线BW。
另一方面，可挠性基材111还具有多个导通孔111g以及与各个导通孔111g相连接的多个开孔111h。各个导通孔111g贯穿第一表面111a与第二表面111b，并电性连接对应的图案化线路层112。开孔111h位于第二表面111b上。在进行完封胶步骤后，对应这些晶片设置区111c而形成多个焊球SB于可挠性基材111的第二表面上111b。这些焊球SB例如是位于开孔111h内，以与导通孔111g电性连接。换言之，各个焊球SB可通过对应的导通孔111g以电性连接对应的图案化线路层112。由于各个焊球SB是形成于对应的开孔111h内，因此能有效地缩减后续制作所得的封装体的整体厚度，进而符合薄型化的设计需求。
在制作得到具有晶片封装体的可挠性线路载板后，进行单体化步骤，以形成多个晶片封装体100。需说明的是，本发明所称的具有晶片封装体的可挠性线路载板是指晶片电性连接于可挠性线路载板上且由封装胶体所包覆，以及在可挠性基材的第二表面上设置有与图案化线路层电性连接的焊球的结构。请参考图1与图3，本实施例可通过冲压的方式先沿着预定切割线L1与L2切割出每一个晶片设置区111c。接者，沿着每一个晶片设置区111c内的预定切割线L3与L4切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100。在另一实施例中，可通过冲压的方式同时沿着预定切割线L1～L4切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100。在又一实施例中，可通过激光先沿着预定切割线L1与L2切割出每一个晶片设置区111c。接者，沿着每一个晶片设置区111c内的预定切割线L3与L4切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100。在再一实施例中，可通过激光同时沿着预定切割线L1～L4切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100。
值得一提的是，本发明可选择省略将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴的步骤，而直接进行形成封装胶体、形成焊球于可挠性基材的第二表面以及单体化等制作步骤。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图4示出本发明另一实施例采用图1的可挠性线路载板所进行的晶片封装制程图。请参考图4，不同于上述实施例的晶片封装制程的是：本实施例在将可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120卷收为第二卷轴S21之前，例如是先通过点胶机在各个晶片设置区111c涂布封装胶体130，或者是通过封装模具在各个晶片设置区111c形成封装胶体130，以使各个封装胶体130包覆对应的晶片设置区111c内的这些晶片120以及这些线路接点112a。换言之，本实施例是将可挠性线路载板110、电性连接至这些图案化线路层112的这些晶片120以及包覆这些晶片120与这些线路接点112a的这些封装胶体130卷收为第二卷轴S21。
图5示出采用图4的第二卷轴所进行的晶片封装制程图。请参考图5，首先，自第二卷轴S21释出可挠性线路载板110、电性连接至这些图案化线路层112的这些晶片120以及包覆这些晶片120与这些线路接点112a的这些封装胶体130。接着，对应这些晶片设置区111c而形成多个焊球SB于可挠性基材111的第二表面111b上。这些焊球SB例如是位于开孔111h内，以与导通孔111g电性连接。换言之，各个焊球SB可通过对应的导通孔111g以电性连接对应的图案化线路层112。由于各个焊球SB是形成于对应的开孔111h内，因此能有效地缩减后续制作所得的封装体的整体厚度，进而符合薄型化的设计需求。之后，进行单体化步骤，例如通过冲压或激光等切割方式沿着预定切割线L1～L4(示于图1)切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100。
值得一提的是，本发明可选择省略将可挠性线路载板、电性连接至这些图案化线路层的这些晶片以及包覆这些晶片与这些线路接点的这些封装胶体卷收为第二卷轴的步骤，而直接进行形成焊球以及单体化等制作步骤。
图6示出本发明又一实施例采用图1的可挠性线路载板所进行的晶片封装制程图。请参考图6，不同于上述实施例的晶片封装制程的是：本实施例可通过覆晶接合的方式使这些晶片120分别电性连接至对应的晶片设置区111c内的这些线路接点112a。详细而言，在前述覆晶接合的步骤中，例如是先通过模板印刷、电镀或无电解电镀等方式形成助焊层FL于对应的晶片设置区111c内的这些线路接点112a上。此时，可使载板CA连接可挠性基材111的第一表面111b，以支撑可挠性基材111。接着，使各个晶片120的主动表面121朝向可挠性基材111的第一表面111a，并以主动表面121上的多个凸块121a连接对应的助焊层FL。在使这些凸块121a连接对应的助焊层FL后，便可将用以支撑可挠性基材111的载板CA移除。通常而言，助焊层FL的材质可为锡，用以在回焊这些凸块121a时提高各个凸块121a与对应的线路接点112a的接合强度。接着，回焊这些凸块121a以形成多个焊球121b，而使各个晶片通过对应的这些焊球121b接合于对应的晶片设置区111c内的这些线路接点112a上。
在本实施例中，回焊凸块121a以形成焊球121b的步骤例如是在加热腔体RC内进行。详细而言，在使各个晶片120的凸块121a连接对应的晶片设置区111c内的线路接点112a上的助焊层FL后，会先将可挠性线路载板110以及设置于各个晶片设置区111c内的这些晶片120输送至加热腔体RC。接着，通过加热腔体RC加热相连接的凸块121a与助焊层FL以使凸块121a形成焊球121b。藉此，各个晶片120便能通过对应的焊球121b固定于可挠性线路载板110上，并与图案化线路层112电性连接。另一方面，在加热腔体RC内，例如是通过真空输送装置140吸附可挠性基材111的第二表面111b以带动可挠性基材111沿着输送路径前进。举例来说，真空输送装置140可包括履带141。履带141环绕出真空腔体142，并且具有多个与真空腔体142相连通的通孔141a。真空输送装置140例如是通过履带141来吸附可挠性基材111的第二表面111b以带动可挠性基材111沿着输送路径前进。之后，将可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120卷收为第二卷轴S22，以供后续封装制程所用。
图7示出采用图6的第二卷轴所进行的晶片封装制程图。请参考图6，首先，自第二卷轴S22释出可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120。通常而言，可通过传动机台的齿轮与可挠性基材111上的传动孔111e(示于图1)的干涉，或者传动机台的滚轮/夹具与可挠性基材111上的传动区111f(示于图1)的干涉，以带动自第一卷轴S2释出后的可挠性线路载板110沿着输送路径前进。接着，例如通过点胶机在各个晶片设置区111c涂布封装胶体130，或者是通过封装模具在各个晶片设置区111c形成封装胶体130，以使各个封装胶体130包覆对应的晶片设置区111c内的这些晶片120以及这些线路接点112a。封装胶体130的功用为保护晶片120与线路接点112a的电性接点(即焊球121b)，以避免受到外界湿气、热量与噪声的影响。接着，对应这些晶片设置区111c而形成多个焊球SB于可挠性基材111的第二表面111b上。这些焊球SB例如是位于开孔111h内，以与导通孔111g电性连接。换言之，各个焊球SB可通过对应的导通孔111g以电性连接对应的图案化线路层112。由于各个焊球SB是形成于对应的开孔111h内，因此能有效地缩减后续制作所得的封装体的整体厚度，进而符合薄型化的设计需求。之后，进行单体化步骤，例如通过冲压或激光等切割方式沿着预定切割线L1～L4(示于图1)切割对应的封装胶体130、图案化线路层112以及可挠性基材111，以得到多个晶片封装体100a。
值得一提的是，本发明可选择省略将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴的步骤，而直接进行形成封装胶体、形成焊球以及单体化等制作步骤。在另一实施例中，形成封装胶体的步骤可选择在将可挠性线路载板以及电性连接至这些图案化线路层的这些晶片卷收为第二卷轴之前进行。
图8与图9分别示出本发明一实施例采用至少两个第二卷轴所进行的晶片封装制程图。请参考图8与图9，本实施例可使至少两个第二卷轴并列设置，以同时进行形成封装胶体、形成焊球于可挠性基材的第二表面以及单体化等步骤。此处，本实施例是以两个并列设置的第二卷轴S2作说明，但本发明不限于此。在其他实施例中，并列设置的第二卷轴的数量例如是两个以上，可为第二卷轴S2、第二卷轴S22或其组合，以同时进行形成封装胶体、形成焊球于可挠性基材的第二表面以及单体化等步骤。
首先，自各个第二卷轴S2释出可挠性线路载板110以及电性连接至这些图案化线路层112的这些晶片120。通常而言，可通过传动机台的齿轮与可挠性基材111上的传动孔111e(示于图1)的干涉，或者传动机台的滚轮/夹具与可挠性基材111上的传动区111f(示于图1)的干涉，以带动自第一卷轴S2释出后的可挠性线路载板110沿着输送路径前进。接着，将至少两模具150(图8示出两个)分别固定于这些可挠性线路载板110，并使多个胶柱160设置于前述两模具150之间。详细而言，各个模具150包括上模具151以及下模具152，且各个可挠性线路载板100被传送于对应的上模具151与下模具152之间，以进行灌胶作业。本实施例可通过注压式灌胶的方式来进行灌胶作业，例如是加热并挤压设置于前述两模具150之间的胶柱160以形成具流动性的封装胶体130，并使具流动性的封装胶体130注入对应的模穴153内，以包覆对应的晶片设置区内111c的这些晶片120以及这些线路接点112a。接着，移除上模具151以及下模具152。之后，对应这些晶片设置区而形成多个焊球于各个可挠性基材的第二表面上，并且沿着任两相邻的这些晶片设置区之间的至少一预定切割线切割对应的封装胶体、图案化线路层以及可挠性基材，以得到多个晶片封装体等制作步骤大致与上述实施例相同或相似，在此便不再赘述。以上说明仅为便于解释本发明的封胶流程，在作业实施上，本发明的封胶方式并不以注胶式(injection molding)为限，在其它实施例中，也可采用浸胶式(compression molding)进行封胶制程。
综上所述，本发明的晶片封装制程例如是采用卷轴对卷轴(Reel to Reel)的封装技术，其先自第一卷轴释出可挠性线路载板，其中可挠性线路载板上定义有多个晶片设置区。接着，在每一个晶片设置区内设置多个晶片，并使各个晶片电性连接至对应的晶片设置区内的图案化线路层。最后，将可挠性线路载板以及电性连接至图案化线路层的晶片卷收为第二卷轴，以利于后续封装制程的应用。因此，自第二卷轴释出可挠性线路载板以及电性连接至图案化线路层的晶片后，可先进行封胶步骤并形成焊球于可挠性基材的第二表面上的开孔内，再进行单体化步骤，以得到多个的晶片封装体。
另一方面，封胶步骤也可选择在将可挠性线路载板以及电性连接至图案化线路层的晶片卷收为第二卷轴之前完成，进而将可挠性线路载板、电性连接至图案化线路层的晶片以及包覆晶片的封装胶体卷收为第二卷轴。因此，自第二卷轴释出可挠性线路载板、电性连接至图案化线路层的晶片以及包覆晶片的封装胶体后，可先形成焊球于可挠性基材的第二表面上的开孔内，再接进行单体化步骤，以得到多的晶片封装体。总体而言，通过前述晶片封装制程不仅能降低晶片封装体的整体厚度以及生产成本，也能提高生产效率。
由于本发明可利用卷轴对卷轴的方式来传输可挠性线路载板，以进行一贯化的封装作业，因此可节省机台上料与下料的时间。相较于传统封装程序而言，在相同的单位时间内，本发明可增加制造产量、提升作业速度，而有其成本优势。再者，由于本发明的可挠性线路载板较传统线路板薄，因此能减少封装体的整体厚度，符合产品薄型化的趋势。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (6)
1.一种晶片封装制程，其特征在于，包括：
自第一卷轴释出可挠性线路载板，该可挠性线路载板包括：
可挠性基材，具有第一表面、相对于该第一表面的第二表面以及位于该第一表面上的多个并列的晶片设置区；
多个图案化线路层，分别位于该些晶片设置区内；以及
多个阻焊层，分别设置在该些晶片设置区内，各该阻焊层暴露出对应的该晶片设置区内的该图案化线路层的部分以形成多个线路接点；
分别设置多个晶片于每一该晶片设置区内，并使该些晶片分别电性连接至对应的该晶片设置区内的该些线路接点；
将该可挠性线路载板以及电性连接至该些图案化线路层的该些晶片卷收为第二卷轴；
自该第二卷轴释出该可挠性线路载板以及电性连接至该些图案化线路层的该些晶片；
形成封装胶体于各该晶片设置区，并使各该封装胶体包覆对应的该晶片设置区内的该些晶片以及该些线路接点；
对应该些晶片设置区而形成多个焊球于该可挠性基材的该第二表面上；以及
沿着任两相邻的该些晶片设置区之间的至少一预定切割线切割对应的该封装胶体、该图案化线路层以及该可挠性基材，以得到多个晶片封装体。
2.根据权利要求1所述的晶片封装制程，其特征在于，使该些晶片分别电性连接至对应的该晶片设置区内的该些线路接点的方法包括：
使加热板对应该些晶片设置区的至少其一而连接于该可挠性基材的该第二表面；以及
使对应该加热板的该晶片设置区内的该些晶片分别打线接合至对应的该晶片设置区内的该些线路接点。
3.根据权利要求1所述的晶片封装制程，其特征在于，使该些晶片分别电性连接至对应的该晶片设置区内的该些线路接点的方法包括：
使该些晶片分别覆晶接合至对应的该晶片设置区内的该些线路接点。
4.根据权利要求3所述的晶片封装制程，其特征在于，使该些晶片分别覆晶接合至对应的该晶片设置区内的该些线路接点的方法包括：
形成助焊层于对应的该晶片设置区内的该些线路接点上；
使各该晶片的主动表面上的多个凸块连接该助焊层；以及
回焊该些凸块以形成多个焊球，而使各该晶片通过对应的该些焊球接合于对应的该晶片设置区内的该些线路接点上。
5.根据权利要求4所述的晶片封装制程，其特征在于，在回焊该些凸块以形成多个焊球时，将该可挠性线路载板以及设置于各该晶片设置区内的该些晶片输送至加热腔体内，并且通过真空输送装置吸附该可挠性基材的该第二表面以带动该可挠性基材。
6.根据权利要求1所述的晶片封装制程，其特征在于，还包括：
使至少两个该第二卷轴并列设置，并自各该第二卷轴释出该可挠性线路载板以及电性连接至该些图案化线路层的该些晶片；
将至少两模具分别固定于该些可挠性线路载板，其中各该模具包括上模具以及下模具，且各该可挠性线路载板被传送在对应的该上模具与该下模具之间；
使各该封装胶体注入对应的该模具中，以包覆对应的该晶片设置区内的该些晶片以及该些线路接点；
对应该些晶片设置区而形成多个焊球于各该可挠性基材的该第二表面上；以及
沿着任两相邻的该些晶片设置区之间的至少一预定切割线切割对应的该封装胶体、该图案化线路层以及该可挠性基材，以得到多个晶片封装体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104127093 | 2015-08-20 | ||
| TW104127093A TWI582863B (zh) | 2015-08-20 | 2015-08-20 | 晶片封裝製程、晶片封裝體以及具有晶片封裝體之可撓性線路載板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106469707A CN106469707A (zh) | 2017-03-01 |
| CN106469707B true CN106469707B (zh) | 2019-02-19 |
Family
ID=58229557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510747072.7A Active CN106469707B (zh) | 2015-08-20 | 2015-11-06 | 晶片封装制程及具有晶片封装体的可挠性线路载板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106469707B (zh) |
| TW (1) | TWI582863B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101310379A (zh) * | 2005-11-17 | 2008-11-19 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101626015A (zh) * | 2008-07-11 | 2010-01-13 | 南茂科技股份有限公司 | 封装结构及其形成、量产方法与芯片堆叠结构 |
| CN102024712A (zh) * | 2009-09-23 | 2011-04-20 | 南茂科技股份有限公司 | 封装结构及其制造方法 |
| CN102881780A (zh) * | 2011-07-15 | 2013-01-16 | 展晶科技(深圳)有限公司 | 发光模组及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973310B2 (en) * | 2008-07-11 | 2011-07-05 | Chipmos Technologies Inc. | Semiconductor package structure and method for manufacturing the same |
| US20100015329A1 (en) * | 2008-07-16 | 2010-01-21 | National Semiconductor Corporation | Methods and systems for packaging integrated circuits with thin metal contacts |
| US20100198632A1 (en) * | 2009-02-02 | 2010-08-05 | Arora Amrinder S | Method, System, and Apparatus for Categorizing and Presenting Risk Based Analytical Results |
-
2015
- 2015-08-20 TW TW104127093A patent/TWI582863B/zh active
- 2015-11-06 CN CN201510747072.7A patent/CN106469707B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101310379A (zh) * | 2005-11-17 | 2008-11-19 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101626015A (zh) * | 2008-07-11 | 2010-01-13 | 南茂科技股份有限公司 | 封装结构及其形成、量产方法与芯片堆叠结构 |
| CN102024712A (zh) * | 2009-09-23 | 2011-04-20 | 南茂科技股份有限公司 | 封装结构及其制造方法 |
| CN102881780A (zh) * | 2011-07-15 | 2013-01-16 | 展晶科技(深圳)有限公司 | 发光模组及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI582863B (zh) | 2017-05-11 |
| CN106469707A (zh) | 2017-03-01 |
| TW201709356A (zh) | 2017-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6389689B2 (en) | Method of fabricating semiconductor package | |
| US10424526B2 (en) | Chip package structure and manufacturing method thereof | |
| KR101190920B1 (ko) | 적층 반도체 패키지 및 그 제조 방법 | |
| KR20070082848A (ko) | 베이스 패키지에 기반하여 다이를 가지는 집적 회로 패키지시스템 | |
| US11316274B2 (en) | Semiconductor device package and method of manufacturing the same | |
| KR20020053739A (ko) | 집적 전자 장치 및 집적 방법 | |
| CN112447534B (zh) | 封装体及其制备方法 | |
| KR20080005735A (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
| CN103762200B (zh) | 芯片封装件及其封装方法 | |
| CN106373896A (zh) | 芯片封装制程及芯片封装体 | |
| KR20080106786A (ko) | 반도체 패키지, 그 제조 방법, 이를 포함하는 카드 및 이를포함하는 시스템 | |
| CN106469707B (zh) | 晶片封装制程及具有晶片封装体的可挠性线路载板 | |
| CN103400826B (zh) | 半导体封装及其制造方法 | |
| US20040152242A1 (en) | Device package utilizing interconnect strips to make connections between package and die | |
| WO2021083032A1 (zh) | 封装结构及其制作方法 | |
| CN111081687B (zh) | 一种堆叠式芯片封装结构及其封装方法 | |
| KR101594492B1 (ko) | 반도체 패키지 구조물 및 그 제작 방법 | |
| KR20090098216A (ko) | 칩 내장형 기판 및 그의 제조 방법 | |
| KR101494371B1 (ko) | 이종의 서브스트레이트를 가지는 반도체 패키지 및 방법 | |
| KR20040059741A (ko) | 반도체용 멀티 칩 모듈의 패키징 방법 | |
| US8556159B2 (en) | Embedded electronic component | |
| KR20120033848A (ko) | 적층 반도체 패키지 | |
| KR100529710B1 (ko) | 플립칩 패키징 방법 및 이를 이용한 발광다이오드의패키징 구조 | |
| KR100907730B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| JP4473668B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |