CN106373976A - 裸片‑裸片堆迭 - Google Patents

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Abstract

本发明涉及一种裸片‑裸片堆迭。一种半导体裸片，其设有：光发射器，经配置成传输光信号至另一个裸片；以及光接收器，经配置成接收来自另一裸片的光信号。另外，提供一种形成半导体装置的方法，包括形成第一半导体裸片的步骤有：提供半导体衬底、形成一个晶体管装置至少部分地位于半导体衬底上方、形成一个光接收器至少部分地位于半导体衬底上方及至少部分地位于其内其中一者、形成一金属化层位于晶体管装置上方、以及形成一个光发射器至少部分地位于金属化层上方及至少部分地位于金属化层内其中一者。

Description

裸片-裸片堆迭
技术领域
一般而言，本发明涉及集成电路及半导体装置的制造的领域，具体而言，是涉及具有包括在独立裸片之间的连接器的裸片-裸片(die-die)堆迭结构的集成电路产品及制造这种结构的方法。
背景技术
先进的集成电路，如中央处理器(CPU)、存储装置、特殊用途集成电路(application specific integrated circuits,ASIC)及类似物的制造中，根据指定的电路设计，需要在给定的芯片(chip)区上形成大量的电路元件。在各式各样的电子电路中，场效应晶体管代表电路元件的一个重要类型，且其基本上决定了集成电路的性能。通常，多个制造方法技术在目前是用于形成场效应晶体管，其中，对于多种类型的复杂的电路，鉴于在操作速度及/或功率消耗及/或成本效率上的优异特性，金属氧化物半导体(MOS)技术是目前最有前途的方法之一。制造复杂的集成电路时使用例如MOS技术，例如为N型沟道晶体管及/或P型沟道晶体管的数百万个晶体管是形成在包括晶体半导体层的衬底上。因小型化及电路密度的增加而持续需求。
传统的裸片(芯片)通常安装在某种形式的衬底上，诸如封装衬底或印刷电路板。在裸片及下层的衬底或板体之间的电连接是通过各种传统的机制建立的。在一个实例中，所谓的倒装芯片结构，在裸片的主动电路侧设置有多个导电球或凸块，其设计为与位于衬底或电路板上的相应多个导体衬垫(pad)构成冶金结合。该裸片翻转向上并且以主动电路侧朝下在下层衬底上的方式就位。
近来，已经开发出堆迭裸片的构造，以提高半导体装置的性能及高积体密度。电互连必须在堆迭裸片之间建立。考虑几种用于堆迭裸片的传统技术，在一种传统的变型中，一个相对较小的半导体裸片被放置在一个更大的半导体裸片的本体(bulk)半导体侧上。焊线(bonding wires)用于建立上裸片及下裸片之间的导电性。与此方法相关的困难在于，焊线表示相对较长的电路径，因此表现出比预期更高的电感以及较慢的电效能。此外，本体半导体侧无法安装散热器。
所谓的多芯片模块(multi-chip module，MCM)封装常用于组合封装及电子装置。通常，多芯片模块封装主要包括封装在其中的至少两个芯片以提升封装的电效能。利用绝缘胶将第一芯片的非主动表面安装至第一芯片载体上以及将第二芯片的非主动表面安装至第二芯片载体上，第一芯片载体“背靠背”地与第二芯片载体接合。两个非主动表面被接合在一起以形成多芯片模块。该多芯片模块的最上面或最上面的表面及最下面的表面两者都能够与其它组件电连接，从而避开倒装芯片技术中垂直堆迭芯片的相关障碍之一，并进一步改善在封装中芯片的排列灵活性。
具体而言，堆迭裸片可以通过硅通孔(through-silicon via，TSV)的装置彼此电连接，如图1所示。图1显示嵌入至衬底11中的裸片10。裸片10包括两个TSV 12及13。该裸片10包括含有集成电路的主动区14。裸片衬垫15连接裸片10的主动区14及导体16。导体16连接至衬底11的下层中的凸块衬垫17至被黏接的导电凸块18。在所描绘的现有技术的例子中，六个附加的裸片20、30、40、50、60及70被堆迭在最下方的裸片10的垂直上方，而每个附加的裸片20、30、40、50、60及70包括TSV及主动部分。独立裸片10至70之间的电连接由导电凸块19提供。然而，如图1所示，这样的设计也需要多个外部导体16，从而显示信号传递的电通路相对的长。
如之前提到的，在现有技术中，大量的各种裸片堆迭技术，包括各种裸片-裸片的电连接提议，例如一个相对小的半导体裸片的堆迭放置在较大的半导体裸片的本体半导体侧，其中利用焊线建立上裸片及下裸片之间的导电性。焊线表现出长的电路径，因此有相对高的电感及低的电效能。根据另一种方法，是在下裸片的本体硅侧形成多条导电线路，作为上下裸片之间的电互连。又，导电线路代表相对高电感的途径，从而限制速度性能。此外，这种方法令本体硅侧无法使用散热器。
鉴于上述情况，本发明提供的裸片-裸片堆迭的技术将改善裸片至裸片的信号传输，特别是，相比于现有技术，本发明将增强信号传输速度及标准化的能力。
发明内容
以下为本发明的简化概要，提供本发明的一些态样的基本理解。此概述并非本发明的详尽概观。它并不旨在标识本发明的关键或重要元素或描绘本发明的范围。它的唯一目的是提出一些概念以简化的形式介绍，在之后的论述有更详细描述。
一般而言，本文公开的主题涉及集成电路产品的裸片堆迭。根据本发明内容，一个裸片具有光信号发送及接收装置。在一个说明性实施例中，独立裸片可通过光信号发送及接收装置彼此沟通。该光信号路径允许以最可靠的方式达到快速的数据传输及大量的数据传输。可以通过提供高数据速率及宽数据带宽的高度标准化方式，实现以具有光信号发送及接收装置的裸片为基础的裸片至裸片堆迭。
在一个具体实施方案中，第一半导体裸片(微芯片)设置有光发射器及光接收器，两者均经配置成与另一个或第二裸片的光发射器及光接收器沟通。该光发射器经配置成发送光信号至被堆迭或将被堆迭于第一裸片上方的第二裸片，而该光接收器则经配置成接收来自被堆迭或将被堆迭于第一裸片上方的第二裸片的光信号。应当注意的是，光发射器也可以具有接收光信号的能力及/或光接收器也可以具有发送光信号的能力。换句话说，光发射器及光接收器其中至少一个可以经配置成光收发器。
特别是，在一个说明性实施例中，第一裸片可以形成在(本体)半导体衬底及相对于该半导体衬底的上部金属化层内(有一或多层其它金属化层夹在上部金属化层及半导体衬底之间)。在这种情况下，光接收器可位于半导体衬底上方及上部金属化层下方，而该光发射器可以位于该上部金属化层上方及/或至少部分地位于该上部金属化层内。从而，该光发射器可以发送光信号至堆迭于第一裸片上方的第二裸片，而该光接收器可接收来自堆迭于第一裸片下方/上方的第二(或第三)裸片的光信号，其中，该两个其它裸片(一个位于第一裸片上方且一个位于第一裸片下方)也配备有光发射器及接收器。
另外，提供一种半导体裸片的堆迭，第一半导体裸片堆迭在第二半导体裸片上方，而第三半导体裸片堆迭在第一半导体裸片上方，该第一半导体裸片具有第一光发射器经配置成发送第一光信号至第三半导体裸片、及第一光接收器经配置成接收来自该第二半导体裸片的第二光信号，该第二半导体裸片具有第二光发射器经配置成发送第二光信号至第一半导体裸片，而该第三半导体裸片具有第二光接收器经配置成接收由该第一半导体裸片的该第一光发射器发送的第一光信号。
此外，提供一种形成包括半导体裸片的半导体装置的方法，步骤有提供半导体衬底，并形成晶体管装置至少部分地位于该半导体衬底上方。另外，该方法的步骤有形成光接收器至少部分地位于半导体衬底上方或至少部分地位于半导体衬底内，并形成金属化层在晶体管装置上，以及形成光发射器至少部分地位于该金属化层上方及该金属化层内其中一者。附加的金属化层可以形成在该金属化层及半导体衬底之间。还有，提供一种形成半导体裸片的堆迭的方法，其中，制作多个半导体裸片如上所述彼此堆迭，使得该堆迭的半导体裸片其中至少一个可以与其它半导体裸片其中至少一个通过光发射器/接收器的装置沟通。
附图说明
本发明可以通过结合附图，且参考以下描述的来理解，其中，相同的参考数字标识类似的组件：
图1显示根据现有技术中具有TSV的裸片-裸片堆迭；
图2显示具有光发射器、光接收器及TSV的裸片；
图3显示具有光发射器、光接收器及TSV的裸片的裸片堆迭；
图4显示具有导电凸块的数组及光发射器/接收器的数组的裸片的顶视图；以及
图5显示形成在半导体裸片的光发射器及光接收器的对准。
尽管本文所公开的主题易受各种修改及替代形式，其具体实施例已通过实施例以附图的方式显示并在本文中详细说明。然而，应当理解，本文描述的具体实施方案并不旨在将本发明限制到所公开的特定形式，而是相反地，其意图是要涵盖所有落入本发明的精神及范围内由附加的权利要求书所限定的修改、等同及替代物。
具体实施方式
本发明的各种说明性的实施例描述如下。为了清楚起见，并非所有实际实施方式的特征会在本说明书中描述。应该理解的是，任何这种实际实施方式的发展，必须决定大量的具体实施例以实现开发者的特定目标，例如符合与系统相关及商业相关的限制，这会使一个实施例变化到另一个。此外，应当理解，这样的开发努力可能是复杂且耗时的，但是对于具有本发明的益处的本领域的普通技术人员将是例行工作。
以下实施例被充分详细地描述以使本领域的技术人员能够利用本发明。但应该理解的是，根据本发明的内容，其它实施例将是显而易见的，在不脱离本发明的范围的情况下可以进行该系统、结构、制造方法或机械的改变。在以下的描述中，提出了特定细节的数据以帮助对本发明的透彻理解。然而，显而易见的是，公开的实施例可以在没有这些具体细节的情况下实施。为了避免模糊本发明，一些公知的电路、系统配置、结构配置及处理步骤没有详细地公开。
本发明现在将参照附图进行说明。各种结构、系统及装置在附图中示意性地描绘仅为解释的目的，以不模糊本发明内容与本领域技术人员的公知的那些细节。但是，包括附图以用于描述及解释本发明的说明性例子。本文所用的词及短语应被理解及解释为具有与本领域技术人员相关领域的那些词及短语的理解一致的含义。对于术语或短语没有特殊的定义，也就是说定义是与理解本领域的技术人员的普通或习惯的含义不同的，意在暗示术语或短语在本文前后一致使用。该术语或短语旨在具有特殊含义的范围内，即是通过本领域的技术人员所理解意义，这样的特殊定义须意味深长阐述在本说明书中以定义方式直接且明确地提供该术语或短语的特殊定义。
完整阅读本发明的本领域的技术人员将轻易了解，本发明所提出的技术是适用于各种技术，例如NMOS、PMOS、CMOS等，并且很容易适用于各种装置，包括但不限于逻辑设备、内存装置、微机电系统(MEMS)等。一般情况下，在本文的描述中制造技术及半导体装置是以N型沟道晶体管及/或P型沟道晶体管形成。该技术及本文的技术可用来制造MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置以及CMOS集成电路装置。特别是，在此描述的处理步骤被用于构成集成电路的栅极结构，并与包括平面及非平面的集成电路的任何半导体装置的制造方法相结合。虽然术语“MOS”正常指的是具有金属栅电极及氧化物栅极绝缘体的装置，该术语用来指包括导电栅极电极(无论金属或其它导电材料)的任何半导体装置，该导电栅极电极位于栅极绝缘体上方(无论是氧化物或其它绝缘体)、或者位于半导体衬底上方。
本发明提供堆迭裸片，其配备有包括例如有机发光二极管(organic LED，OLED)的光发射器(调节器)、及光接收器(例如包含光电二极管)以彼此进行沟通(下文所指一般为“OLEDS”)。图2显示裸片100配备有用于发送光信号的OLEDS 110及用于接收光信号的光电二极管(photo diode)120。每个OLEDS 110可包括本领域中所公知的夹在(或位于)空穴及电子传输层之间的发光层、空穴及电子注入层、以及电极层。可以根据需要采用用于发送及接收光信号的其它装置。特别是，可以使用经配置成传输光信号及接收光信号两者的光收发器。
在一个说明性实施例中，裸片100包括主动部分(装置层)，主动部分包含例如晶体管130的半导体装置形成在半导体衬底140上并部分地位于其内。例如晶体管130的独立半导体装置通过被形成在半导体衬底140内的浅沟槽隔离(STIs)150的装置电隔离其它半导体装置，例如其它的晶体管130。应该注意的是，半导体衬底140可以包括半导体层，其依序可以由任何适当的半导体材料构成，诸如硅、硅/锗、硅/碳、其它II-VI族或III-V族半导体化合物等。半导体衬底140可以是硅衬底，特别是单晶硅衬底。其它材料可用于形成半导体衬底，诸如锗、硅锗、磷化镓、砷化镓等。此外，半导体衬底140可界定一种绝缘体上硅(SOI)结构，其中，例如为硅层的薄半导体层形成在掩埋氧化物层上，掩埋氧化物层形成在例如为本体硅衬底的本体半导体衬底中。
在一个说明性实施例中，晶体管130可以是FinFET(鯺式场效应晶体管)。晶体管130可以是高k金属栅极晶体管装置，其栅极电介质的介电常数(k)比二氧化硅来得大，例如k>5。原则上，晶体管130可以是平面或三维的具有高k/金属栅极(HK/MG)结构的晶体管，根据所谓的“后栅极”(gate last)或“置换栅极”(replacement gate)技术或所谓的“先栅极”(gate first)技术形成。在一般情况下，使用“先栅极”技术包括形成穿过衬底的材料的迭层，其中，材料的迭层包括一高k栅极绝缘层、一或多层的金属层、一多晶硅层及一例如为氮化硅的保护盖层。之后，执行一个或多个蚀刻制造方法以图案化材料的迭层，由此为晶体管装置界定基本栅极结构。在置换栅极技术中，所谓的“虚设(dummy)”或牺牲栅极结构初步形成并保持在适当位置执行许多制造方法操作以形成装置，例如形成掺杂的源极/漏极区，执行退火制造方法来修复离子注入制造方法引起的衬底破坏，并激活注入的掺杂剂材料。在制造方法流程中的某些阶段，移除牺牲栅极结构以界定栅极空腔(cavity)，以供形成用于该装置的最终HK/MG栅极结构。
如图2所示，光电二极管120在绝缘区160上或上方形成。绝缘区160可以由与STI150相同的材料(例如二氧化硅材料)来形成。绝缘区160可通过额外的(相对于STI 150的形成)图案化序列来形成，该图案化序列包含掩膜层的沉积及图案化、以及半导体衬底140的蚀刻。如图2所示，裸片100在背侧被蚀刻，其中，在半导体衬底140中形成绝缘区160。同样地，通过裸片100背侧的蚀刻穿过半导体衬底140而形成硅通孔(TSV)170。将这样的蚀刻开口填充导电材料以形成TSV 170。导电材料可以是导电金属或金属合金，并且可以包括例如铜、镍、银、金或铂。例如，该TSV 170可具有约5-10微米的直径。
若干金属化层180可以被包括在裸片100中。其它主动或被动的半导体装置可以形成在金属化层180的不同层位(level)。金属化层180可以通过电镀、化学气相沉积、物理气相沉积或类似者形成之。包括晶体管130、光电二极管120、OLEDS 110及TSV 170的半导体装置通过导电连接器或触点(contact)190被电连接/接触。在一个说明性实施例中，在裸片100的顶面形成有导电凸块195以进一步电接触其它的装置。该金属化层180可以包括一或多层的线路重布层(redistribution layer)以提供裸片100的各个导体结构与导电凸块195之间的电通路。导电凸块195可包括例如铜或铝，并可通过模版(stencil)制造方法或电镀形成。特别是，在导电凸块195及TSV 170之间的连接可用于电源布线以及机械稳定性。
如图3中所示，是根据一个说明性实施例的堆迭裸片结构200。类似于图2中所示的一个裸片，表示在图3中一个说明性实施例的中间裸片210。堆迭裸片构造200进一步包括下裸片220及上裸片230。与中间裸片210类似，下裸片220配备有例如为OLEDS形式的光发射器221，用于发信号至中间裸片210的光接收器212(光电二极管)。在所描绘的例子中，光信号在图3中被示意性地由弯曲的箭头显示。光发射器211发送光信号至上裸片230的光接收器232。但未在图3中显示的，上裸片230也可以包括光发射器及/或下裸片220也可以包括光接收器。
除了光信号的连接，在图3所示的堆迭裸片构造200在独立裸片210、220及230之间配置有电流连接(通过直双箭头显示)，这些电流连接分别是由中间裸片210及上裸片230的TSV 215与235、与分别形成在中间裸片210及下裸片220上表面上的导电凸块217及227所提供。
应该注意的是，整体冷却系统中，例如气隙、水冷、液态氮冷却等，可以在图3所示的堆迭裸片构造200及图2所示的独立裸片100来提供。例如，散热器可以被黏接或热连接至裸片的衬底，例如，在图2所示的裸片100的半导体衬底140的底部。
如上面已经描述的，在一个说明性实施例中，根据在此公开的实施例所制造的裸片可包括用于独立裸片之间作电连接的TSV及凸块、以及由光发射器及接收器提供的光学连接。例如，如图4所示，裸片300可以包括由收发光信号的光发射器/接收器建立的中央光学数组(array)310、以及围着光学数组310供电流信号的凸块数组320。
在一个说明性实施例，根据一个实施例的裸片可以包括一调制电路以提供增强光信号的信号强度。此外，光信号可通过独立堆迭裸片的光发射器及光接收器的准确对准得到改善。
图5是一个说明性实施例，显示说明性裸片400的顶视图，其中，可进行光发射器410及光接收机420的宏观握手(handshake)对准。在握手对准期间，这可以是以特定的光接收器420检测特定的光发射器410所发送的信号。在一个说明性示例中，独立堆迭裸片的光发射器及光接收器的对准，可以完全地基于导电的TSV凸块来执行。接着，可以将多个裸片封装，且可以基于软件或基于握手机制适当配置的电路来完成精确对准。例如，每个光发射器410可发送规则的信号，例如，各种包括不规则图案的规则棋盘，且适当的电路通过一些检测器网格(detector grid)计算被接收的信号。光发射器410及光接收器420可以基于所确定的最好的信号响应特性而分配给彼此。
如图5的底部部分所示，信号强度可以通过分配超过一个光发射器至一个光接收器并使用干涉效应而优化。调制电路430可连接至光发射器410的数组的独立光发射器410，且检测电路440可以连接至一个特定的光接收器420，该光接收器420被指定用于检测从光发射器410的数组所发送的光信号。调制电路430可以经配置成调制由光发射器410所发送的独立信号的强度及/或由光发射器410所发送的组合光信号而产生的组合光信号的强度。特别地，调制电路430可能有多任务功能。
结果是，提供一种新颖的半导体装置，其包括多个配备有光发射器及接收器的堆迭裸片。通过光发射器及接收器的信号收发可由堆迭裸片的其中一个裸片至一个或多个其它裸片来执行。大量数据的可靠及快速的沟通可以由此来实现。此外，光信号不会导致非预期的寄生电容。特别是，包括该光发射器及接收器的技术可以容易地与通过流经TSV的电流进行信号收发的技术整合。所提供的技术可以特别是整合在14、10或7纳米的超大规模集成电路(very large scale integration,VLSI)CMOS技术中。
上面公开的特定实施例仅是说明性的，本发明可以被本领域中具有本文的教导的益处的技术人员修改，并且以不同但等效的方式实施。例如，上述的制造方法步骤可以用不同的顺序来执行。此外，对于本文所示的构造或设计的细节，除了权利要求书中所描述的以外，没有任何限制意图。所以，显然上面公开的特定实施例可以被改变或修改，并且所有这些变化都在本发明的范围及精神内。请注意，使用术语，诸如“第一”、“第二”、“第三”或“第四”来描述在本说明书及在所附的权利要求书的各种处理或结构的只作为一个缩写参考，这些步骤/结构且未必暗示这些步骤/结构被执行/形成在有序序列。当然，这取决于确切的权利要求书的语言，可以或可以不被要求这样的过程的有序序列。因此，本文所寻求的保护在权利要求书中阐述。

Claims (20)

1.一种集成电路产品，包括：
第一半导体裸片；
第二半导体裸片；以及
光发射器，其位于该第一半导体裸片内经配置成发送光信号至该第二半导体裸片，及光接收器，其位于该第一半导体裸片内经配置成接收来自该第二半导体裸片的光信号。
2.如权利要求1所述的集成电路产品，进一步包括半导体衬底及位于该半导体衬底上方的上部金属化层，其中，该光接收器位于该半导体衬底上方及该上部金属化层下方，且该光发射器位于该上部金属化层上方及至少部分地位于该上部金属化层内其中一者。
3.如权利要求1所述的集成电路产品，进一步包括半导体衬底、形成在该半导体衬底内的绝缘区、及上部金属化层，而其中，该光接收器位于该绝缘区上及该上部金属化层下方，且该光发射器位于该上部金属化层上方及至少部分地位于该上部金属化层内其中一者。
4.如权利要求1所述的集成电路产品，进一步包括调制电路，其经配置成控制该集成电路产品的多个光发射器，并调制由该多个光发射器的一个所发送的光信号的强度及由该多个光发射器所发送的光信号的组合产生的光信号的强度其中至少一者。
5.如权利要求1所述的集成电路产品，进一步包括至少一个硅通孔，其经配置成电连接该第一半导体裸片至该第二半导体裸片。
6.如权利要求1所述的集成电路产品，其中，该光发射器是LCD、LED及有机LED其中一者。
7.如权利要求1所述的集成电路产品，其中，该光接收器具有光电二极管。
8.一种集成电路产品，包括：
半导体裸片的堆迭，包括第一半导体裸片、第二半导体裸片及第三半导体裸片，其中，该第一半导体裸片堆迭在该第二半导体裸片上方，且该第三半导体裸片堆迭在该第一半导体裸片上方；
第一光发射器及第一光接收器，位于该第一半导体裸片内，其中，该第一光发射器经配置成发送第一光信号至该第三半导体裸片，且该第一光接收器经配置成接收来自该第二半导体裸片的第二光信号；
第二光发射器，位于该第二半导体裸片内，其中，该第二光发射器经配置成发送该第二光信号至该第一半导体裸片；以及
第二光接收器，位于该第三半导体裸片内，其中，该第二光接收器经配置成接收该第一光信号。
9.如权利要求8所述的集成电路产品，其中，该第一半导体裸片进一步包括至少一个硅通孔，其经配置成电连接该第一半导体裸片至该第二半导体裸片及该第三半导体裸片其中至少一者。
10.如权利要求8所述的集成电路产品，其中，该第二半导体裸片进一步包括形成在其上表面上的多个导电凸块，且该第一半导体裸片包括半导体衬底、及至少部分地形成于该半导体衬底内的多个硅通孔，该多个硅通孔经配置成通过该第二半导体裸片的该多个导电凸块电连接该第二半导体裸片。
11.如权利要求8所述的集成电路产品，其中，该第一半导体裸片具有调制电路，其经配置成控制该第一半导体裸片的多个光发射器，并调制由该多个光发射器所发送的光信号的强度及由该多个光发射器所发送的光信号的组合产生的光信号的强度其中至少一者。
12.如权利要求8所述的集成电路产品，其中，该第一及第二光发射器其中至少一者具有LCD、LED及有机LED其中一者，且该第一及第二光接收器其中至少一者具有光电二极管。
13.一种形成第一半导体裸片的方法，包括：
形成至少一个第一晶体管装置至少部分地位于第一半导体衬底上方；
形成至少一个第一光接收器至少部分地位于该第一半导体衬底上方及至少部分地位于其内其中一者；
形成至少一个第一金属化层在该至少一个第一晶体管装置上方；以及
形成至少一个第一光发射器至少部分地位于该至少一个第一金属化层上方及至少部分地位于该至少一个第一金属化层内其中一者。
14.如权利要求13所述的方法，进一步包括在该第一半导体衬底内形成衬底通孔。
15.如权利要求13所述的方法，其中，形成该至少一个第一光接收器包括在该第一半导体衬底内形成绝缘区、及在该绝缘区上形成至少一个第一光电检测器。
16.如权利要求13所述的方法，其中，该至少一个第一光发射器是至少部分地形成于该至少一个第一金属化层的绝缘层上。
17.如权利要求13所述的方法，进一步包括形成一调制电路以控制被形成于该第一半导体裸片内的多个该至少一个第一光发射器。
18.如权利要求13所述的方法，其中，形成该至少一个第一光接收器包括形成至少一个第一光电二极管，且形成该至少一个第一光发射器包括形成LCD、LED及有机LED其中一者。
19.如权利要求13所述的方法，进一步包括在第二半导体衬底上方形成第二半导体裸片，其中，形成该第二半导体裸片包括：
形成至少一个第二晶体管装置至少部分地位于该第二半导体衬底上方；
形成至少一个第二光接收器至少部分地位于该第二半导体衬底上方及至少部分地位于该第二半导体衬底内其中一者；
形成至少一个第二金属化层在该至少一个第二晶体管装置上方；
形成至少一个第二光发射器至少部分地位于该至少一个第二金属化层上方及至少部分地位于该至少一个第二金属化层内其中一者；以及
堆迭该第二半导体裸片在该第一半导体裸片上方，使得该第一半导体裸片可以与该第二半导体裸片沟通，该沟通是通过该第一半导体裸片的该至少一个第一光发射器发送光信号至该第二半导体裸片的该至少一个第二光接收器。
20.如权利要求19所述的方法，进一步包括：形成包括至少一个第三光接收器及至少一个第三光发射器的第三半导体裸片，并堆迭该第三半导体裸片于该第一半导体裸片下方，使得该第三半导体裸片可以与该第一半导体裸片沟通，该沟通是通过该第三半导体裸片的该至少一个第三光发射器发送光信号至该第一半导体裸片的该至少一个第一光接收器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673275B2 (en) * 2015-10-22 2017-06-06 Qualcomm Incorporated Isolated complementary metal-oxide semiconductor (CMOS) devices for radio-frequency (RF) circuits
CN112151513A (zh) 2019-06-27 2020-12-29 恩智浦美国有限公司 功率管芯封装

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002006877A2 (en) * 2000-07-18 2002-01-24 Intel Corporation Flip-chip mounted integrated optic receivers and transmitters
JP2005044861A (ja) * 2003-07-23 2005-02-17 Seiko Epson Corp 半導体装置、半導体装置の使用方法、半導体装置の製造方法および電子機器
JP2012043999A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 電子装置、実装基板、及び実装基板型半導体装置
US20120205672A1 (en) * 2011-02-15 2012-08-16 Hynix Semiconductor Inc. Semiconductor chip module and semiconductor pacakge having the same
CN104752550A (zh) * 2013-12-31 2015-07-01 爱思开海力士有限公司 具有光学收发器的半导体封装件
CN104813598A (zh) * 2012-11-08 2015-07-29 株式会社V技术 光互连装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7865084B2 (en) * 2007-09-11 2011-01-04 Oracle America, Inc. Multi-chip systems with optical bypass
KR101240558B1 (ko) * 2007-11-05 2013-03-06 삼성전자주식회사 광 연결 수단을 구비한 멀티칩
TWI397978B (zh) * 2007-12-12 2013-06-01 Ind Tech Res Inst 晶片結構及其製程與覆晶封裝結構及其製程
US8563990B2 (en) * 2008-04-07 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic device and method of manufacturing an electronic device
TWI447892B (zh) * 2009-04-20 2014-08-01 Ind Tech Res Inst 發光裝置與其製造方法
TWI424251B (zh) * 2009-12-31 2014-01-21 Ind Tech Res Inst 發光單元陣列、用以製造其之方法及成像裝置
TWI403053B (zh) * 2010-01-07 2013-07-21 Univ Nat Central Optoelectronic components
US9254216B2 (en) * 2012-07-24 2016-02-09 Farhad M. Limonadi Method and apparatus for limiting range of motion of the body of the user
KR102048251B1 (ko) * 2013-03-14 2019-11-25 삼성전자주식회사 메모리 칩 패키지, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
US9293422B1 (en) * 2014-09-26 2016-03-22 Texas Instruments Incorporated Optoelectronic packages having magnetic field cancelation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002006877A2 (en) * 2000-07-18 2002-01-24 Intel Corporation Flip-chip mounted integrated optic receivers and transmitters
JP2005044861A (ja) * 2003-07-23 2005-02-17 Seiko Epson Corp 半導体装置、半導体装置の使用方法、半導体装置の製造方法および電子機器
JP2012043999A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 電子装置、実装基板、及び実装基板型半導体装置
US20120205672A1 (en) * 2011-02-15 2012-08-16 Hynix Semiconductor Inc. Semiconductor chip module and semiconductor pacakge having the same
CN104813598A (zh) * 2012-11-08 2015-07-29 株式会社V技术 光互连装置
CN104752550A (zh) * 2013-12-31 2015-07-01 爱思开海力士有限公司 具有光学收发器的半导体封装件

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