CN106373936B - 在周边具有输入输出焊垫的芯片及其制造方法 - Google Patents
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Abstract
本发明提供一种在周边具有输入输出焊垫的芯片及其制造方法。该在周边具有输入输出焊垫的芯片包括:基板;至少两层金属层,形成在所述基板上,每一所述金属层形成特定电路,其中相邻的两层所述金属层由金属间介电层隔开;及钝化层,形成在所述芯片的上方侧;多个输入输出焊垫形成在至少一层所述金属层中且在所述芯片周边上;焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于连接深度,输入输出焊垫的位置由芯片的上方改变到芯片周边,以达到降低封装芯片的额外厚度的目的。
Description
技术领域
本发明涉及芯片技术领域,特别是涉及一种在周边具有输入输出焊垫的芯片及其制造方法。
背景技术
随着集成电路制程的发展,已发明出许多应用到各种集成电路产品的新封装方法。例如,细间距球栅数组封装技术使用在许多逻辑集成电路上,而薄型小外形封装仍是内存封装的主流。要选择用在某集成电路产品的适合封装形式,设计者应考虑其应用面,即输入输出讯号的数量、频率、运作温度、空间、成本等等。
然而,流行的包装方法可能无法应用在某些特殊案例中,而该些特殊案例可能有特定的几何形状或物理需求。例如,光传感器或电容式指纹传感器集成电路需要具有露出的感测区,以取得光或电能。因此,常用的包装类型应具有仅覆盖非感测区的密封材料,并将感测区露出外部环境中(如图1所示),而上述的非感测区包含了打线焊垫。图1为一个指纹传感器封装的剖面结构。该指纹传感器封装主要包括基板11、指纹感测芯片12、多个接合线13及密封材料14。指纹感测芯片12的主动表面21具有形成在其上的感测区域23。指纹感测芯片12的背面贴附到基板11的上表面11a上。指纹感测芯片12由接合线13电连接到基板11。密封材料14形成在基板11的上表面11a,以密封接合线13与指纹感测芯片12的非感测部分。感测区域23必须露出,有多个凸块15形成在基板11的下表面11b上作为讯号连接器,以接收电能及与外部电路进行通讯。
从图1可以很清楚地看到密封材料14的突出高度H,包括接合线13的高度h与用来覆盖接合线13的接合材料高度,无法避免。当携带指纹感测芯片12的便携装置,诸如智能手机或智能卡,变得越来越轻薄时,突出高度H最好能消除,以便便携装置的表面可以更加平整。
覆晶组装是另一种常见的封装方法,其封装尺寸小于传统基于支架的封装尺寸。然而,对于接触式影像传感器或电容式指纹传感器集成电路而言,其可能同时需要薄型封装及平整的接触面,覆晶组装就不适合。图2为一个典型的覆晶组装。芯片1的贴附焊垫2与印刷电路板4上的接触焊垫5使用焊球3电连接,绝缘胶6接着填充在其间以提供较强的机械性连接。芯片1的上层表面与印刷电路板4的上层表面间的表面高低差H’,为芯片高度h1与焊球高度h2之和,使得封装不可能有平整的上表面。
除了以上描述的技术外,另一种涉及芯片级封装的技术揭露于美国专利第8,736,080号中。前述专利揭露一种薄型集成电路组装,其包含了:集成电路、布设集成电路的基板、布设在讯号槽中并耦接到集成电路讯号焊垫上的导电层、接合线装设来耦接该导电层与外部焊垫。基板包含至少一讯号槽,该讯号槽近似集成电路讯号焊垫且延伸到基板的边缘。该接合线、至少一讯号槽及导电层形成在集成电路表面下。这种方法成功地降低了封装的高度,且提供了平整的上表面。然而,制程涉及深蚀刻步骤以形成该讯号槽及额外的金属电镀步骤来形成导电层,这需要更多的制造时间和额外费用。
因此,为了解决上述的问题,本发明提供了一种在周边具有输入输出焊垫的芯片及其制造方法。该芯片可以是指纹感测芯片,甚至是接触影像传感器。
发明内容
为了解决上述的问题,本发明提供一种能够减小封装厚度的在周边具有输入输出焊垫的芯片。
上述目的通过下述技术方案实现:
一种在周边具有输入输出焊垫的芯片,包括:
基板;
至少两层金属层,形成在所述基板上,每一所述金属层形成特定电路,其中相邻的两层所述金属层由金属间介电层隔开;及
钝化层,形成在所述芯片的上方侧;
多个输入输出焊垫形成在至少一层所述金属层中且在所述芯片周边上;焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于连接深度。
在其中一个实施例中,所述连接深度为大于等于3μm。
在其中一个实施例中,所述焊垫窗的一侧延伸到晶圆的切割道上,所述切割道在所述芯片从所述晶圆上切割下来之前已形成。
在其中一个实施例中,所述芯片为指纹感测集成电路,在所述芯片一部分的上方侧上具有感测区。
还涉及一种制造在周边具有输入输出焊垫的芯片的方法,包括如下步骤:
提供基板;
形成下层金属层在所述基板上,所述下层金属层包括特定电路与多个输入输出焊垫;
形成金属间介电层在所述下层金属层上,及多个穿孔开口在前述结构中;
如果需要,形成其它金属层与金属间介电层,及其间的穿孔;
形成上层金属层在最后形成的所述金属间介电层上,所述最后形成的金属间介电层包括特定电路;
形成钝化层在所述上层金属层上;
深蚀刻多个焊垫窗,以露出输入输出焊垫;及
沿形成在晶圆内的切割道切割所述晶圆;
每一金属层形成特定电路;所述输入输出焊垫形成在所述芯片周边上;所述焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于连接深度。
还涉及一种制造在周边具有输入输出焊垫的芯片的方法,包括如下步骤:
提供基板;
形成下层金属层在所述基板上,所述下层金属层包含特定电路与每一输入输出焊垫的下方层;
形成金属间介电层在所述下层金属层上,及多个穿孔开口在前述结构中;
如果需要,形成其它金属层与金属间介电层,及其间的穿孔;
在所述输入输出焊垫的位置深蚀刻多个穿孔;
形成上层金属层在最后形成的所述金属间介电层上,所述最后形成的金属间介电层包括特定电路;
形成钝化层在所述上层金属层上;
蚀刻多个焊垫窗,以露所述输入输出焊垫;及
沿形成在晶圆内的切割道切割所述晶圆;
每一金属层形成特定电路;所述输入输出焊垫形成在所述芯片周边上;所述焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于连接深度;在每一所述输入输出焊垫位置的穿孔形成凹部,形成在每一所述输入输出焊垫上方的一部分上层金属层形成堆栈金属结构;所述堆栈金属结构电连接所述上层金属层与所述下层金属层;所述输入输出焊垫的接触面是在所述输入输出焊垫位置上方的上层金属层的上表面。
本发明的有益效果是:
本发明的在周边具有输入输出焊垫的芯片及其制造方法,结构设计简单合理,将该输入输出焊垫的位置,由芯片的上方改变到芯片周边,及应用导电胶来电连接外部电路,可以免除由打线造成封装芯片的额外厚度。同时,一种具有平整上表面的低价传感器芯片组装可以因此达成。
附图说明
图1为现有技术中使用打线方法的指纹传感器封装的剖面结构;
图2为覆晶封装的剖面结构;
图3为本发明中具有指纹感测芯片的晶圆及形成于其上的切割道的结构图;
图4为指纹感测芯片的俯视图;
图5a为输入输出焊垫的结构图;
图5b为图5a所述的AA’处的剖视图;
图5c为图5a所述的BB’处的剖视图;
图5d为图5a所述的CC’处的剖视图;
图6为第一实施例中指纹感测芯片的三维视图;
图7为输入输出焊垫的透视图;
图8为在沿切割道切割的指纹感测芯片中相邻的输入输出焊垫的透视图;
图9为第二实施例中指纹感测芯片的三维视图;
图10为第三实施例中指纹感测芯片的三维视图;
图11为制造第一实施例中芯片的流程图;
图12为制造第二实施例中芯片的流程图;
其中:1-芯片;2-贴附焊垫;3-焊球;4-印刷电路板;5-接触焊垫;6-绝缘胶;11-基板;11a-上表面;11b-下表面;12-指纹感测芯片;13-接合线;14-密封材料;15-凸块;21-主动表面;23-感测区域;100-晶圆;100a-基板;100b-下层金属层;100b’-走线;100bd-堆栈金属结构;100c-金属间介电层;100c’-额外的金属层;100c”-额外的金属间介电层;100d-上层金属层;100e-钝化层;110-指纹感测芯片;110a-指纹感测芯片;110b-指纹感测芯片;111-感测区;1111-感测单元;112-输入输出焊垫;112a-输入输出焊垫;112b-输入输出焊垫;120-切割道;h-高度;h1-芯片高度;h2-焊球高度;D-距离;H-突出高度;H’-表面高低差。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下通过实施例,并结合附图,对本发明的在周边具有输入输出焊垫的芯片及其制造方法进行进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。
参见图3至图12,依照本发明的实施例界该些图式而说明。图3为晶圆100与多个形成在晶圆100上的指纹感测芯片110。切割道120形成在两列或两栏指纹感测芯片110之间,切割道120用来切割,以便能取下每一指纹感测芯片110。本发明中的芯片是指指纹感测集成电路即指纹感测芯片110。
图4为指纹感测芯片110的俯视图。指纹感测芯片110一部分的上方侧上具有感测区111。感测区111包含一数组的感测单元1111。在感测区111周围,指纹感测芯片110的周边,有多个输入输出焊垫112。不像传统的指纹感测芯片,依照本发明,输入输出焊垫112只沿着指纹感测芯片110的周边形成。输入输出焊垫112也位于指纹感测芯片110的上表面的下方,而非指纹感测芯片110的上表面上。为了对输入输出焊垫112的结构有更进一步的了解,请参见图5。图5a至图5d为输入输出焊垫112及其三个剖面视图,输入输出焊垫112由图4中指纹感测芯片110右下方的虚线框所标示。
在图5a至图5d中,三个剖面各沿AA’线、BB’线与CC’线截取。图6为本发明的第一实施例中围绕指纹感测芯片110的输入输出焊垫112的三维视图。很明显地,指纹感测芯片110的焊垫结构包含基板100a、下层金属层100b、金属间介电层100c、上层金属层100d与钝化层100e。钝化层100e位于指纹感测芯片110的上方侧。应注意的是指纹感测芯片可能具有两层以上的金属层,围绕这些输入输出焊垫。金属间介电层的数量也会因此增加(任意相邻的金属层由金属间介电层隔开)。本实施例中所描述的指纹感测芯片110的结构仅用于说明,并非限定本发明的应用。依照本发明的精神,至少应有两层金属层。每一金属层(下层金属层100b或上层金属层100d)形成一个特定的电路。下层金属层100b与上层金属层100d可在指纹感测芯片110的其它部分相连通,以进行讯号传输。
在图5和图6中,两层金属层相连接。从沿着AA’线与CC’线的剖面可以清楚地看出,一部分下层金属层100b形成输入输出焊垫112。参见图7,图7为图4所示的输入输出焊垫112的透视图。下层金属层100b具有多个走线100b’,每一输入输出焊垫112仅连接到一个走线100b’且形成在指纹感测芯片110周边上。连接空间形成在每一输入输出焊垫112上,位于焊垫窗上。因此,一部分位于输入输出焊垫112上的指纹感测芯片110的材料,由蚀刻输入输出焊垫112上的焊垫窗或部分输入输出焊垫112移除。也就是说,部分在输入输出焊垫112上的金属间介电层100c与钝化层100e被移除。从而,输入输出焊垫112的接触面与钝化层100e的外表面(钝化层100e的最上方部分)间存在距离D。该距离D应大于连接深度。连接深度是指距离D的最小长度,由于距离D是垂直方向的,故取名为连接深度。实作上,该连接深度应为3μm或更深,即连接深度大于等于3μm。
参见图8,图8显示两相邻的指纹感测芯片110a与110b中各自的输入输出焊垫112a与112b,与前间的一条切割道120。为了形成输入输出焊垫112,正好位于及沿着指纹感测芯片110的周边,依照本发明,焊垫窗的一侧应延伸到晶圆100的切割道120上,切割道120在指纹感测芯片110从晶圆100上切割下来之前就已经形成。
明显地,输入输出焊垫112形成连接空间中的平台。从而,输入输出焊垫112能允许导电胶施加在其上,完全或部份地填满该连接空间。导电胶能将输入输出焊垫112与外部电路的接触焊垫(未示出)电连接。最好,该导电胶是银胶。又,输入输出焊垫112与外部电路的接触焊垫间的连接可以由焊膏或金属电镀达成。这对芯片输入输出焊垫的设计来说是有创造性的改变。如果打线的电连接方法能由导电胶取代,电连接就都形成在芯片最上部表面的下方。从而,封装芯片的厚度能减小。
在本发明的第二实施例中,下层金属层100b与上层金属层100d能连接到输入输出焊垫112,参见图9。该连接是由堆栈金属结构100bd达成,该堆栈金属结构100bd沿着上层金属层形成,在穿孔开口处,输入输出焊垫112上。
在本发明的第三实施例中,指纹感测芯片110可具有三层金属层,围绕某些输入输出焊垫112,如图10所示。图10是输入输出焊垫112的三维透视图。额外的金属层100c’及额外的金属间介电层100c”形成在金属间介电层100c与上层金属层100d之间。
在本发明的第四实施例中,该连接空间不要求唯一形成在全部的输入输出焊垫112上,它能形成在部分输入输出焊垫112的上方。这意味着一部分的输入输出焊垫112可埋在金属间介电层100c的下方。在其它案例中,连接空间也能延伸越过输入输出焊垫112,这意味连接空间稍大于俯视图中的输入输出焊垫112。实作上,因制造指纹感测芯片110的物理情况变异,部分输入输出焊垫112实质嵌入在基板100a与金属间介电层100c间。
对于上述的说明,可以得到一种制造在周边具有输入输出焊垫的芯片的方法。请参见图11,图11是该方法的流程图。该方法有以下步骤:首先,提供基板(S01)。第二步,形成下层金属层在该基板上,上述下层金属层包括特定电路与多个输入输出焊垫(S02)。第三步,形成金属间介电层在该下层金属层上,及多个穿孔开口于前述结构中(S03)。第四步,如果需要,形成其它金属层与金属间介电层,及其间的穿孔(S04)。第五步,形成上层金属层在最后形成的金属间介电层上,前述最后形成的金属间介电层包括特定电路(S05)。接着,形成钝化层在该上层金属层上(S06)。之后,深蚀刻多个焊垫窗,以露出该输入输出焊垫(S07)。最终,沿形成于该晶圆内的切割道切割晶圆(S08)。应注意的是两相邻的金属层由金属间介电层隔开。此外,至少一层金属层应具有多条走线。连接一条或多条走线的输入输出焊垫形成,输入输出焊垫上方各层的一部分被移除。依照本发明,每一金属层形成特定电路,输入输出焊垫形成在该芯片周边上。焊垫窗形成在输入输出焊垫上或部分输入输出焊垫上,连接空间形成在焊垫窗上方,输入输出焊垫的接触面经由焊垫窗露出。该输入输出焊垫的接触面与该钝化层的外表面间的距离大于连接深度,连接深度的定义如同前面实施例所陈述,此处不再说明。
也可以得到另一种制造在周边具有输入输出焊垫的芯片的方法,参见图12,图12是该方法的流程图,这和前一个方法稍有不同。该方法有以下步骤:首先,提供基板(S11)。第二步,形成下层金属层在该基板上,前述下层金属层包含特定电路与每一输入输出焊垫的下方层(S12)。第三步,形成金属间介电层在该下层金属层上,及多个穿孔开口字前述结构中(S13)。第四步,如果需要,形成其它金属层与金属间介电层,及其间的穿孔(S14)。第五步,在该输入输出焊垫的位置深蚀刻多个穿孔(S15)。第六步,形成上层金属层在最后形成的金属间介电层上,前述最后形成的金属间介电层包含特定电路(S16)。接着,形成钝化层在该上层金属层上(S17)。之后,蚀刻复多个焊垫窗,以露出该输入输出焊垫(S18)。最终,沿形成在该晶圆内的切割道切割晶圆(S19)。应注意的是两相邻的金属层由金属间介电层隔开。同时,至少一层金属层应具有多条走线。连接一条或多条走线的输入输出焊垫形成,输入输出焊垫上方各层的一部分被移除。依照本发明,每一金属层形成特定电路,输入输出焊垫形成在该芯片周边上。焊垫窗形成在输入输出焊垫上或部分输入输出焊垫上,连接空间形成在焊垫窗上方,输入输出焊垫的接触面经由焊垫窗露出。该输入输出焊垫的接触面与该钝化层的外表面间的距离大于连接深度,连接深度的定义如同前面实施例所陈述,此处不再说明。在每一输入输出焊垫位置的穿孔形成凹部,形成在每一焊垫上方的一部分上层金属层形成堆栈金属结构。该堆栈金属结构电连接该上层金属层与该下层金属层。该输入输出焊垫的接触面是在该输入输出焊垫位置上方的上层金属层的上表面。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种在周边具有输入输出焊垫的芯片,其特征在于,包括:
基板;
下层金属层,形成在所述基板上,所述下层金属层包含特定电路;
金属间介电层,形成在所述下层金属层上,在所述金属间介电层中具有多个穿孔开口;
上层金属层,形成在所述金属间介电层上,所述上层金属层包含特定电路;
钝化层,形成在所述上层金属层上;及
多个输入输出焊垫,形成在下层金属层中且在所述芯片周边上;在所述多个输入输出焊垫位置的穿孔开口形成凹部,以在所述输入输出焊垫上或部分所述输入输出焊垫上形成焊垫窗,以露出所述输入输出焊垫;在所述焊垫窗上方形成连接空间,以在所述输入输出焊垫与外部电路的接触焊垫电连接时,有空间容纳导电胶,焊膏或金属电镀材料,以减小封装芯片的厚度;所述连接空间的连接深度大于3μm。
2.根据权利要求1所述的在周边具有输入输出焊垫的芯片,其特征在于,所述焊垫窗的一侧延伸到晶圆的切割道上,所述切割道在所述芯片从所述晶圆上切割下来之前已形成。
3.根据权利要求1所述的在周边具有输入输出焊垫的芯片,其特征在于,所述芯片为指纹感测集成电路,在所述芯片一部分的上方侧上具有感测区。
4.一种制造如权利要求1所述的在周边具有输入输出焊垫的芯片的方法,其特征在于,包括如下步骤:
提供基板;
形成下层金属层在所述基板上,所述下层金属层包括特定电路与多个输入输出焊垫;
形成金属间介电层在所述下层金属层上,及多个穿孔开口在前述金属间介电层中;
形成上层金属层在最后形成的所述金属间介电层上,所述上层金属层包括特定电路;
形成钝化层在所述上层金属层上;
深蚀刻多个焊垫窗,以露出输入输出焊垫;及
沿形成在晶圆内的切割道切割所述晶圆;
每一金属层形成特定电路;所述输入输出焊垫形成在所述芯片周边上;所述焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于3μm。
5.根据权利要求4所述的方法,其特征在于,在形成金属间介电层之后及形成上层金属层之前包含一步骤:
形成其它金属层与金属间介电层,及其间的穿孔。
6.一种制造如权利要求1所述的在周边具有输入输出焊垫的芯片的方法,其特征在于,包括如下步骤:
提供基板;
形成下层金属层在所述基板上,所述下层金属层包含特定电路与每一输入输出焊垫的下方层;
形成金属间介电层在所述下层金属层上,及多个穿孔开口在前述金属间介电层中;
在所述输入输出焊垫的位置深蚀刻多个穿孔;
形成上层金属层在最后形成的所述金属间介电层上,所述上层金属层包括特定电路;
形成钝化层在所述上层金属层上;
蚀刻多个焊垫窗,以露所述输入输出焊垫;及
沿形成在晶圆内的切割道切割所述晶圆;
每一金属层形成特定电路;所述输入输出焊垫形成在所述芯片周边上;所述焊垫窗形成在所述输入输出焊垫上或部分所述输入输出焊垫上;连接空间形成在所述焊垫窗上方;所述输入输出焊垫的接触面经由所述焊垫窗露出;所述输入输出焊垫的接触面与所述钝化层的外表面间的距离大于3μm;在每一所述输入输出焊垫位置的穿孔形成凹部,形成在每一所述输入输出焊垫上方的一部分上层金属层形成堆栈金属结构;所述堆栈金属结构电连接所述上层金属层与所述下层金属层;所述输入输出焊垫的接触面是在所述输入输出焊垫位置上方的上层金属层的上表面。
7.根据权利要求6所述的方法,其特征在于,在形成金属间介电层之后及形成上层金属层之前包含一步骤:
形成其它金属层与金属间介电层,及其间的穿孔。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510437163.0A CN106373936B (zh) | 2015-07-23 | 2015-07-23 | 在周边具有输入输出焊垫的芯片及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
CN106373936A CN106373936A (zh) | 2017-02-01 |
CN106373936B true CN106373936B (zh) | 2019-06-04 |
Family
ID=57880655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510437163.0A Expired - Fee Related CN106373936B (zh) | 2015-07-23 | 2015-07-23 | 在周边具有输入输出焊垫的芯片及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106373936B (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7999383B2 (en) * | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
US8482137B2 (en) * | 2009-01-27 | 2013-07-09 | Panasonic Corporation | Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same |
US9355975B2 (en) * | 2010-05-11 | 2016-05-31 | Xintec Inc. | Chip package and method for forming the same |
US8884400B2 (en) * | 2012-12-27 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor in Post-Passivation structures and methods of forming the same |
US9478510B2 (en) * | 2013-12-19 | 2016-10-25 | Texas Instruments Incorporated | Self-aligned under bump metal |
-
2015
- 2015-07-23 CN CN201510437163.0A patent/CN106373936B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN106373936A (zh) | 2017-02-01 |
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