CN106301375A - 获得高dc增益和宽输出电压范围的放大器拓扑结构 - Google Patents

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Abstract

放大器拓扑结构获得增强DC增益以改进线性度，同时维持良好的信噪比。放大器包括提供放大器输出信号的放大器输出级。放大器还包括增加了输出级的感测放大器。感测放大器耦合至放大器输出以控制通过输出级的电流，从而根据放大器输出信号电压在放大器输出处获得与基本共源放大器相比减小的电压变化，并因此增强放大器的DC增益。

Description

获得高DC增益和宽输出电压范围的放大器拓扑结构
相关申请的交叉引用
本申请要求2015年6月29日提交的、名称为“Amplifier Topology Achievinghigh DC Gain And Wide Voltage Range”、发明人Michael H.Perrott等命名的美国临时申请No.62/186,007的权益，该申请以引用的方式结合于此。
技术领域
本申请涉及放大器，更特别地涉及提供高DC增益的放大器拓扑结构。
背景技术
在许多模拟电路中，放大器是必要的组件，并常常为此类系统的动态和噪声性能制定瓶颈。放大器起关键作用的示例性系统是流水线(pipelined)模数转换器(ADC)中使用的开关电容网络。图1A示出了流水线ADC的一个级(stage)的高电平的框图。输入电压Vin在采样保持电路101中进行采样。输入电压还被提供给模数转换器(ADC)103，该模数转换器(ADC)103将电压转换为“M”比特的数字表示。M可以是例如一个比特或多个比特。M比特被提供给合成器块(未示出)并且还被提供给数模转换器(DAC)105，该数模转换器(DAC)105将M比特表示转换为模拟值。然后在求和电路107中从输入电压减去该模拟电压，并且减去之后的剩余值(residue)在放大器109中被放大并提供给流水线ADC的下一级。
图1B示出了流水线ADC的高电平的示图，该示图显示了流水线ADC的各个级和合成各个级的数字输出的数字合成器块121。图1C显示了开关电容网络的实施方式，该开关电容网络可以用于每一级100来采样该级的电压输入(Vin)、减去所采样的值的量化表示(αVref)并然后放大剩余值。在图1C所示的示例中，M＝1且对于M＝1，α为+1或-1，并且α根据各自ADC来设定，如图1A所示，该ADC馈入DAC。如果M＞1，则ADC可以被建模为一个电容(如图1C中)及α具有-1与1之间的值。在图1C中，Cf为反馈电容，Cs为采样电容，Cpar为寄生电容，CL为负载电容。放大器109接收剩余值输入Vm(其中“m”为负以反映放大器的反相性质)，及Vcm为共模输入(假定为如图所示的单端系统)。，时钟信号Φ1、Φ1p和Φ2以不重叠的方式控制开关电容网络的开关以配置如131所示的用于采样的网络或配置如133所示的放大剩余值的网络。时钟信号Φ1p驱动自动调零开关。此类放大器的关键性能问题是在放大剩余值中获得的信噪比(SNR)和线性度。对于获得高SNR来说，获得放大器的宽输出摆幅是有益的。然而，维持高线性度及宽输出摆幅是具有挑战性的，因此常常在获得极好的SNR与线性度性能中存在权衡。
为了在维持良好SNR时改进线性度，非常有必要获得放大器的高DC增益。图2显示了基本共源放大器及其DC增益的计算。确定该DC增益的关键量度是晶体管跨导gm与其输出电阻ro的乘积。该gmro乘积指的是晶体管设备的固有增益，并且为了获得放大器的高DC增益，需要gmro具有很高的值。假定放大器被实施为CMOS晶体管，所要考虑的重要趋势是先进的CMOS制造技术常常提供gmro很低的值，这成为以该过程获得放大器的高DC增益的挑战。图2中的表达rop指的是与PMOS设备201相关联的输出电阻，及ron指的是与NMOS设备203相关联的输出电阻。
为了进一步改进除了基本共源结构所提供以外的放大器的DC增益，可以对放大器进行拓扑结构的改变。如图2所指示的，提升此类DC增益最常用的方法是采用多个放大器级、晶体管的共发共基(cascoding)和基于共发共基(cascode)的增益提升。在流水线ADC中使用的大多数现代放大器利用这些技术的结合来获得高DC增益。应当注意的是，在反馈中获得多个增益级的稳定性的补偿随着多于两级会变得复杂。
图3显示了通常在流水线(pipeline)ADC中使用的折叠式共发共基放大器。在图3中利用基于共发共基的增益提升的技术来获得高DC增益和可接受的输出摆幅。不幸的是，在这种拓扑结构已经非常有效地在较老式的CMOS(诸如180nm COMS)制造过程中使用的同时，由于在此类过程中所遭遇的相对低的gmro和低电压供给，其在更多现代的过程中，诸如55nm CMOS，遭受了不足的DC增益和输出摆幅。一般来说，基于共发共基的增益提升在如现代CMOS过程所遭到的低的供给电压限制下会受到影响。
相应地，为了提供DC增益提升和宽输出摆幅，改进放大器拓扑结构是有必要的。
发明内容
与以上所讨论的传统增益提升方法相反，替代的放大器拓扑结构在不需要使用共发共基晶体管的情况下获得增益提升。在这种方法允许完全移除共发共基晶体管的同时，选择性地使用共发共基晶体管可以被引入并对放大器的输出摆幅具有很少影响。总的来说，可以同时获得导致高SNR的极好的电压摆幅和提供高线性度的高DC增益。放大器可以和开关电容流水线ADC中的剩余放大器一样特别有用。
在实施方式中，装置具有放大器，该放大器包括具有第一晶体管和第二晶体管的放大器输出级。输出级在放大器输出节点处提供放大器输出信号。增强了输出级的感测放大器具有耦合至第一晶体管的栅极的输入并具有耦合至第二晶体管的栅极的输出，从而控制从第二晶体管提供的输出级中的电流。阻抗耦合在放大器输出节点和第一晶体管的栅极之间。使用感测放大器控制输出级中的电流提供了一方式以降低在第一晶体管的栅极处的电压变化作为放大器输出信号的电压的函数的方式。
在另一实施方式中，方法包括接收放大器输入节点处的输入信号、使用放大器放大输入信号及提供放大器输出信号。方法进一步包括使用感测放大器感测放大器输入节点处的输入电压以及基于感测放大器的输出调节放大器的输出级中的电流以及反馈输出信号。方法提供了一方式以降低放大器输入节点处的电压变化作为放大器输出信号的电压的函数。
在另一实施方式中，提供了具有多个级的开关电容模数转换器。级中的至少一者包括开关电容网络，该开关电容网络包括至少第一电容和第二电容。放大器耦合至第一电容和第二电容。放大器包括在放大器输出节点处提供放大器输出信号的放大器输出级。感测放大器被耦合以感测放大器的输入节点处的电压并提供了一方式通过基于所感测的电压控制通过放大器输出级的电流，以降低输入节点处的电压变化作为放大器输出信号的电压的函数。
附图说明
通过以附图作为参考，本发明可以被更好地理解，并且本发明许多的对象、特征和优势对本领域技术人员来说也变得明显。
图1A示出了流水线模数转换器(ADC)的一个级的高电平的框图。
图1B示出了流水线模数转换器(ADC)的高电平的示图。
图1C示出了在流水线模数转换器(ADC)级中使用的开关电容电路的高电平的示图。
图2示出了基本共源放大器的DC增益计算及通过改变放大器拓扑结构来增加DC增益的常用方法。
图3示出了折叠式共发共基放大器拓扑结构。
图4A示出了根据本发明的实施方式的用于放大器的DC增益提升方法。
图4B示出了根据本发明的实施方式的用于放大器的更一般的DC增益提升方法。
图5示出了根据本发明的实施方式的利用DC增益提升方法的具有偏置网络的示例性放大器拓扑结构。
图6示出了根据本发明的实施方式的伪差分版本的放大器结构。
图7示出了单端放大器结构实施方式的输出偏置电压的调节。
图8示出了使用放大器结构的伪差分实施方式以及自动调零技术的示例性1比特流水线ADC级，其被差分短路开关来以采样的方式改进差分稳定时间(settling time)得到增强。
图9示出了由于电容性反馈而降低在放大器的输出级中的输出阻抗。
图10A示出了利用用于三级放大器实施方式的经典二级米勒补偿的实施方式。
图10B示出了利用用于三级放大器实施方式的经典二级米勒补偿的另一实施方式。
图10C示出了利用用于三级放大器实施方式的经典二级米勒补偿的另一实施方式。
图11示出了对放大器输出级的阻抗上的放大器的自动调零配置的影响。
图12示出了通过使用额外的共发共基设备来提供改进的DC增益的实施方式。
图13A示出了利用侧向增益提升技术的实施方式。
图13B示出了利用侧向增益提升技术的实施方式，其显示了可以被用于特定实施方式的设备大小。
图14示出了利用用于侧向增益提升级的经典米勒补偿来提高放大器的DC增益的实施方式。
图15示出了在执行具有侧向增益提升的所提出的放大器的频率补偿时的总动态反馈的考虑。
图16示出了侧向增益提升的迭代应用的示例。
图17示出了用于模拟的测试电路的高电平示图。
图18A展示了图13的放大器的模拟的开环DC特征。
图18B展示了图13的放大器的模拟的闭环DC特征。
图19A显示了假设输出电压范围为0.2至0.7V(单端)的标准化的闭环输出特征。
图19B显示了输出电压范围为0.2至0.7V的理想线性特征的误差。
图20A显示了假设输出电压范围为0.1至0.8V(单端)的标准化闭环输出特征。
图20B显示了输出电压范围为0.1至0.8V的理想线性特征的误差。
图21展示了在执行具有增益4的剩余放大时放大器的模拟的暂态特性。
图22A和22B展示了图21所示的暂态响应的放大视图。
在不同附图中所使用的相同参考符号表示类似或同一项目。
具体实施方式
图4A展示了根据本发明的实施方式的放大器拓扑结构400的简化视图，该实施方式假定放大器置于包括电容Cs和Cf的反馈环中。拓扑结构包括感测放大器403和包括晶体管M0和M1的输出级。在节点405(Vm)接收放大器输入并且在节点407提供放大器输出(Vout)。如图4A所示，通过使用感应放大器403在栅极节点感测电压Vm来提升DC增益，并且相应地，为了减少实现不同Vout值而出现的Vm的变化，基于由感测放大器403感测到的输入电压，调节来自设备M1的电流。应当注意的是，该技术还可以在NMOS和PMOS设备的作用相互交换的情况下使用，从而NMOS设备，而不是PMOS设备，被用于调节电流，并且PMOS，而不是NMOS设备，被用于电容性反馈网络的连接。然而，图4A所示的拓扑结构的优势在于接地节点409而不是供应节点411充当为放大器的电压参考，其在许多寻求极好的噪声性能的应用中是便利的。应当注意的是，接地节点和供应节点类似地被耦合在于此所示的其他实施方式中，而没有特别标示在其他所示实施方式中以简化附图。
图4B展示了更一般的拓扑结构，该拓扑结构展示了使用阻抗Zs415和Zf417，而不是电容Cs和Cf。在电容可以用在一些实施方式中的同时，其他阻抗，诸如电阻式网络或一些其他阻抗的组合，如电阻性和电容性的，也可以被使用。一般来说，拓扑结构可以在反馈中使用任意阻抗。
图5展示了提升DC增益的放大器拓扑结构的实施方式的其他细节，以及相应的示例性偏置网络501。在图5中，具有由设备M0和M1形成的电流偏置的共源放大器，指的是以设备M2-M7组成的二级感测放大器实施例增强了放大器的输出级。二级感测放大器403的输出控制来自设备M1的电流，从而与基本共源放大器所遇到的来比较，作为Vout的函数的节点Vm处的电压变化被减小。共发共基设备M3和M4被用于感测放大器的第一级，以提升其DC增益，即使在需要减少电路复杂度且不需要这些设备提供的额外的DC增益提升的情况下这些设备可以被移除。共发共基(cascoding)的该特定应用对于信号摆幅来说不是问题，因为感测放大器的第一级仅需要支持非常小的信号摆幅水平。并且，米勒补偿被用于使用电容CC1的感测放大器中，如将在下文中所讨论的。偏置网络501向共发共基设备提供偏置电压Vcbp和Vcbn，其中下标“c”指的是共发共基，“b”指的是偏置，“p”是PMOS，及“n”是NMOS。偏置网络501还向电流源设备M5和M7提供偏置电压Vbp。晶体管Mtp在三极管区操作。最后，图5展示了放大器的高电平表示503，除了正极电压被设定为设备M2的栅源偏置电压(被标记为Vgs2)之外该放大器与经典的可操作放大器类似。因此，提出的放大器结构本质上是单端的，具有设定的输入共模电压值。一般来说，固定的共模电压对于AC耦合放大器配置来说是可接受的，该配置包括在流水线ADC应用中所采用的开关电容电路。应当注意的是，输入共模电压与放大器的输出范围兼容，从而当在开关电容电路中使用放大器时，自动调零技术可以容易地被采用。
图6展示了放大器结构的伪差分实施方式，该放大器结构包括具有共同(common)偏置电路605的两个单端结构601和603。在伪差分实施方式中，差分输入信号(Vm+和Vm-)和输出信号(Vout+和Vout-)可以被采用，但是放大器的输入共模电压仍然是固定的。两个单端结构共享的相同偏置的价值在于，在假定良好匹配的情况下，偏置产生的噪声对两个结构来说是常见的并因此在采用输出信号的差分分量时被相互抵消。其他实施方式可以采用各自的偏置电路。
在一些应用中，需要在用于图6所示的伪差分放大器结构的放大器之间获得低的偏置电压。在那种情况下，能够修正伪差分结构内的每一个单端放大器的输入偏置电压是有用的。为了获得这种修正，电压Vgs2可以通过使用图7所示的感测放大器的第一级的电流偏置内的基于电流的数模结构而被调节。修正方法利用偏置电流DAC 701，该偏置电流DAC701改变通过串叠晶体管M3至晶体管M2所供应的偏置电流703，从而修正电压Vgs2。应当注意的是这种修正方法甚至还可以在没有共发共基设备M3和M4的情况下被采用。该修正方式的优势在于偏置调节在放大器的关键信号路径以外的设备上执行，这有助于获得高带宽设计。应当注意的一点是，这种电流修正还可以被应用于如图7所示的M7设备，以控制设备M6的标称栅源电压(被标记为Vgs6)，，从而确保共发共基设备M3和M4在其饱和区内操作。
图8展示了使用放大器的伪差分版本的实施方式来实施的示例性流水线ADC级的高电平示图。在图8的示例中，α为+1或-1并根据馈入DAC的各自的ADC来设定。应当注意的是，耦合至不同电压的多个开关可以代替获得±αVref的所示的单个开关来使用。伪差分放大器801和803之间的偏置可以通过修正如图7所示的偏置电流来减少。通过在如图所示的单独放大器的输入和输出之间包括开关805，可以有助于在ADC级的采样操作期间采用的自动调零。额外的开关807可以被用于帮助加速采样操作的差分稳定特征。与任何基于开关电容的流水线级一样，剩余放大操作通过开关设定的适当改变来执行。注意的是，应当使用在流水线ADC中常用的标准非重叠时钟技术。
仔细观察图5所示的提出的放大器拓扑结构揭示了其具有三个增益级。通常，一级或二级放大器拓扑结构优选用于放大器置于反馈中的应用，以获得一个主极点并确保非主极点具有更高的频率。在二级放大器拓扑结构中获得该状况的常用方法是采用米勒补偿。然而，典型的米勒补偿通常在多于两个增益级出现的时候不被采用。相反，更复杂的方法，诸如嵌套的米勒补偿，常常在这种情况下会被考虑。
在考虑图9所示的电容反馈网络的时候，我们发现典型的米勒补偿可以被用于图5所示的放大器拓扑结构，其提供了提升的DC增益，虽然包含了多于两个的增益级。为了解释，考虑如图9所示的对放大器的输出级上的电容反馈的影响。如附图所表示的，Cs和Cf形成的电容反馈的存在引起了设备M0和M1形成的放大器的输出级阻抗的减小。输出级阻抗的这种减小反过来增加了放大器输出级形成的非主极点的频率。在高级的CMOS工艺中，减小的gmro乘积主要由于减小的ro的实际情况也有助于输出阻抗的减小。如图9所表示的，减小的ro结合电容性反馈的出现允许获得相对低的输出阻抗并因此获得放大器输出级的高频率的非主极点。
鉴于放大器输出级的相对高频率的非主极点，整个放大器的频率补偿可以用经典的二级米勒补偿来获得，如图10A、10B和10C所示。在这种情况下，主极点通过感测放大器的第一级(设备M2-M5)来设定，并且感测放大器的第二级(M6-M7)的非主极点由电容CC1提供的电容性反馈的出现被推向更高的频率。如图10A、10B和10C所示，对获得米勒补偿有多种选择，优选的方法如图10A中1001所示。应当注意的是，电阻RC1的出现造成左半S-平面零点，这对获得放大器的改进的相位裕度是有用的。然而，对于优选的方法1001，RC1的值通常被设定为零。其他实施方式可以使用如图10B所示1003处的电容CC1和电阻RC1的补偿配置或者如图10C所示1005处的电容CC1和电阻RC1的补偿配置。
在考虑提出的放大器的自动调零配置时，如图11所示，其中反馈开关假定被打开，并且为简单起见，具有零电阻值，应当注意这造成如图中表示的放大器输出级的输出阻抗的下降。输出阻抗的下降导致放大器的DC增益的减小，这趋向于更低的放大器单位增益频率。因此，当在流水线ADC内使用提出的放大器时，采样操作(可以采用自动调零配置)可以不必具有比剩余放大操作所出现的更快的稳定。
在使用三级而不是二级有助于获得放大器的更高DC增益的同时，可获得的DC增益对于许多高性能应用(诸如高分辨率流水线ADC)来说仍然是不够的。实施方式可以利用于此称为“侧向增益提升”的技术以进一步改进DC增益并仍然保持放大器的宽输出摆幅。
作为引入侧向增益提升技术的起始点，让我们首先检查与其他共发共基设备的利用相关联的问题，以改进DC增益。如图12所示，可以通过在感测放大器的第二级上包括额外共发共基设备1201和1203来增大放大器结构。不幸的是，在利用低供给电压并具有有着低固有增益(gmro)的晶体管的先进CMOS工艺中，图12的方法会导致放大器的降级的输出信号摆幅，因为驱动输出级的级由于输出级提供的低增益还必需提供合理的摆幅。因此，使用如图12所示的额外的共发共基设备的方法可能适合支持相对高的供给电压和高的固有增益设备的较老的CMOS工艺，但是一般应当在具有较低的供给电压的先进的CMOS工艺中避免。
图13A展示了提出的侧向增益提升技术的实施方式，该技术中的额外的二级放大器1301增强了如图5所示的3级放大器结构。图13A的进一步检查导致观察到新包括的二级放大器1301(我们称为侧向增益提升级)作为二级感测放大器以提升设备M6和M7形成的共源放大器的DC增益。通常，如图13A所示，由于他们需要处理的减少的信号摆幅，共发共基(cascode)侧向增益提升结构的两级是可能的。通过提升设备M6和M7形成的放大器级的DC增益，侧向增益提升级也提升了推荐放大器的整体DC增益。
频率补偿可以被用于获得所提出的具有侧向增益提升的放大器的稳定性。作为检查侧向增益提升级的这个问题的第一步，图14考虑到形成具有设备M6和M7的反馈环。作为更早讨论的，总的说来米勒补偿电容CC1的使用，放大器的3级部分如图14所示通过降低高频率阻抗寻找到M6的漏极导致了由M6-M7级构建的非主极点频率的增加。因此，经典的2级米勒补偿可以被应用于由感测放大器的M6-M7级形成的3级放大器部分和使用电容CC2的侧向增益提升级。如图10A、10B和10C所示，米勒补偿的实施方式可以以多种形式进行，以及优选的方式如图14所示。
除了考虑图14中所强调的放大器的3级部分，整个放大器的频率补偿应当还被设计为确保如图15所示的反馈中的整个放大器的稳定性。在多个分析和电路技术可以被应用以获得这种稳定性的同时，我们仅考虑了简单的频率补偿技术。在这里建议的方法中，CC2的值首先被选择以使得由M6-M7级形成的3级分支和侧向增益提升级具有足够的相位裕度并同时获得如图14所示的用于反馈环的相对高的单位增益频率。然后第二步是选择CC1的值以获得足够的相位裕度来用于图15所示的整个反馈环。一般来说，这会导致CC1比CC2的值高很多。并且，流过每一级的电流量和整个放大器中个别的设备大小应当基于噪声和负载条件来适当地选择，这还将对CC1和CC2的适当选择具有影响。
提出的侧向增益提升技术的感兴趣方面是其可以如图16所示被迭代使用。在该图中，与图15所示的仅采用一个侧向增益提升级的情况相比，两个侧向增益提升级1601和1603被用于增加DC增益。从理论上讲，增加侧向增益提升级的数量可以被用于为整个放大器获得逐步被提高的DC增益，并且这些级可以使用共发共基设备(如图16所示)(完全避免共发共基)或者以最有利的选择基础上选择进行共发共基。实际上，额外的侧向增益提升级的纳入引进了可以减小放大器的可获取的带宽的额外的非主极点，这里假定给定功率消耗水平和所需的相位裕度。因此，一般的设计策略是使用不超过需要获得的整个放大器的所需DC增益性能的侧向增益提升级。因为共发共基设备允许提高单独级的DC增益，所以采用这种适当的共发共基是有利的(即，在信号摆幅足够小以允许该共发共基的级上)。
使用如图17所示的测试电路，为具有如图13所示的侧向增益提升的放大器执行SPICE模拟。为55nm CMOS工艺的放大器执行模拟。对于图17的测试电路，模拟采用以下参数值：Cs＝2pF，Cf＝0.5pF，CL＝1pF，及供给电压＝1V。电流被分配给图13B所示的模拟放大器的各个级。在假定的输出电容性负载条件下，输出级(M0-M1)电流8.6mA被选择，其所得的极点频率比整个放大器的单位增益频率高。第一级传感放大器(M2-M5)电流5.9mA被选择以获得对于整个放大器来说足够低的输入参考噪声。第二级传感放大器(M6-M7)电流1.8mA被选择以获得对该级来说足够高的非主极点频率。由于噪声不是非常重要的事情，增益提升结构的两个级(M8-M15)具有相对低的电流0.6mA，并且在这些级上存在相对低的负载。鉴于每一级所选择的电流，设备大小应当被选择以确保所有设备以饱和状态进行操作，同时获得所需要的输出信号摆幅。此外，相对较大的设备的大小被选择用于感测放大器的第一级(M2-M5)，以获得低的温度和l/f噪声。对于模拟来说，补偿电容CC1被选择为2pF以及补偿电容CC2被选择为150fF。图13B示出了额外级的相对面积和电流要求是适度的。当然，用于特定实施方式的电流、电容值和设备大小的示例将根据放大器的工艺技术和应用环境这些因素而变化。
鉴于以上参数，应当注意的是闭环剩余增益为4(即Cs/Cf)，并且所得出的反馈因子为1/5(即，Cf/(Cf+Cs))，忽略寄生电容，诸如M0的Cgs。应当注意的是，实际上，可以减小Cs并同时通过包括允许Vin在Cf及Cs上被采样的开关来保持所需的剩余增益。
图18A和18B展示了在慢的、一般的和快的过程拐点和-40、27和125摄氏度的温度上图13所示的放大器的模拟的开环和闭环DC特征。图18A中的开环特征展示了非常高的DC增益，该增益由放大器获得，如当放大器输入电压(图17中的节点Vm)增加时通过其从1V的供给电压到接地的快速转变所证实的。在图18B中所看到的在大部分的输出范围上，高的开环DC增益允许非常线性的闭环放大，这对应于图17所示的Cs和Cf的电容性反馈设定闭环剩余增益为4的情况。
为了更好地检查图18B所示的闭环DC特征中的线性度问题，图19A显示了标准化的闭环输出特征，假定输出电压范围为0.2至0.7V(单端)，该电压范围在假定如图8所示的微差分实施方式的情况下转化为1Vpp差分摆幅。图19B还显示了在该输出范围上理想线性特征带来的误差，其指示了优于14比特的线性度(即，±0.5/214＝±3e-5)在慢的、一般的和快的过程拐点和-40、27和125摄氏度的温度上获得。
图20A显示了假设输出电压范围为0.1至0.8V(单端)的标准化闭环输出特征，该电压范围在假定如图8所示的微差分实施方式的情况下转化为1.4Vpp差分摆幅。图20B显示了在输出范围0.1至0.8V(单端)上在慢的、一般的和快的过程拐点和-40、27和125摄氏度的温度上理想线性特征带来的误差，其指示了优于12比特的线性度(即，±0.5/212＝±1.2e-4)在给定过程和温度拐点上获得。
图21展示了在执行具有增益4(即，Cs/Cf＝4)的剩余放大时在输出电压范围为0.2至0.7V上放大器的模拟的暂态特性。这些暂态结果证明了放大器稳定的和高速的性能。
图22A和22B展示了图21所示的暂态响应的放大视图，纵轴的标度是为了使得输出摆幅被标准化为1Vpp(单端)。附图揭露了在慢的过程和高温情况下，优于12比特的稳定(即，1/212＝2e-4)在0.8ns内获得。
总的说来，模拟结果证明了高闭环线性度可以在提出的放大器结构的相对宽的输出信号范围(即，具有1V供给的0.5Vpp(单端))范围上获得。因为快速稳定行为也被获得，所以放大器结构可以提供关键启动技术以在先进的CMOS工艺中获得高速、高性能的流水线ADC。
因此，提供高DC增益和宽输出电压范围的放大器拓扑结构的各个方面已经被描述。虽然描述聚焦在开关电容网络，但是于此所描述的技术可以被用于开关电容网络以外的应用中。于此所述的本发明的描述是示意性的，并且并不意图限制如权利要求书所述的本发明的范围。在不背离权利要求书所述的本发明的范围的情况下，于此公开的其他变化和修改可以基于于此所述的描述进行。

Claims (20)

1.一种装置，包括：
放大器，包括：
放大器输出级，包括第一晶体管和第二晶体管，所述输出级在放大器输出节点处提供放大器输出信号；
感测放大器，具有耦合至所述第一晶体管的栅极的输入并具有耦合至所述第二晶体管的栅极的输出，从而控制来自所述第二晶体管的电流；以及
阻抗，所述阻抗耦合在所述放大器输出节点和所述第一晶体管的所述栅极之间。
2.根据权利要求1所述的装置，其中所述阻抗是电容性的。
3.根据权利要求1所述的装置，其中所述装置形成流水线模数转换器的级。
4.根据权利要求1所述的装置，其中所述感测放大器包括第一级和第二级
5.根据权利要求4所述的装置，其中所述第一级包括共发共基设备和电流源设备以及所述第二级包括第二电流源设备，并且所述第二级具有耦合至所述第二晶体管的所述栅极的输出节点，从而控制来自所述第二晶体管的所述电流。
6.根据权利要求5所述的装置，进一步包括偏置网络，向所述电流源设备和共发共基设备提供偏置电压。
7.根据权利要求1所述的装置，其中所述装置包括：
伪差分放大器结构，包括两个单端放大器，
其中所述两个单端放大器中的第一单端放大器包括所述放大器输出级和所述感测放大器，所述放大器输出级包括所述第一晶体管和所述第二晶体管，其中由所述第一级提供的所述输出信号是所述伪差分放大器结构的第一输出，以及
其中所述两个单端放大器中的第二单端放大器包括第二放大器输出级和第二感测放大器，所述第二放大器输出级包括第三晶体管和第四晶体管，其中由所述第二放大器输出级提供的第二输出信号是所述伪差分放大器结构的第二输出。
8.根据权利要求7所述的装置，其中所述伪差分放大器结构包括共同的偏置电路。
9.根据权利要求7所述的装置，其中所述伪差分放大器结构包括流水线模数转换器的级，以及所述装置进一步在所述第一单端放大器与所述第二单端放大器之间包括开关，该开关在所述模数转换器的采样相位期间关闭。
10.根据权利要求4所述的装置，其中来自所述第二晶体管的所述电流被控制以获得在所述第一晶体管的所述栅极的降压的变化作为所述放大器输出信号的电压的函数。
11.根据权利要求4所述的装置，进一步包括侧向增益提升级，增强了所述放大器的所述第一级、第二级和输出级，以提升所述放大器的整体DC增益。
12.根据权利要求11所述的装置，其中所述侧向增益提升级包括第一侧向增益级和第二侧向增益级。
13.根据权利要求12所述的装置，其中所述第一侧向增益级和所述第二侧向增益级的每者包括共发共基设备。
14.一种方法，包括：
接收放大器输入节点处的输入信号；
使用放大器放大所述输入信号并提供放大器输出信号；
使用感测放大器感测在所述放大器输入节点处的输入电压；以及
基于所述感测放大器的输出调节所述放大器的输出级中的电流；以及
向所述放大器输入节点反馈通过阻抗的所述输出信号。
15.根据权利要求14所述的方法，进一步包括通过基于所述感测放大器的所述输出调节所述放大器的所述输出级中的所述电流，以获得在所述放大器输入节点处的降压的变化作为所述放大器输出信号的电压的函数，所述降压的变化是与基本共源放大器相比。
16.根据权利要求14所述的方法，进一步包括使用偏置网络向所述感测放大器中的电流源和共发共基设备提供偏置电压。
17.根据权利要求14所述的方法，进一步包括通过使用侧向增益提升级增强了所述感测放大器的输出级及第一级和第二级，以提升所述放大器的DC增益。
18.一种开关电容模数转换器，包括：
多个级，所述级中的至少一者包括：
开关电容网络，包括至少第一电容和第二电容；
放大器，耦合至所述第一电容和所述第二电容，所述放大器包括，
放大器输出级，提供放大器输出节点处的放大器输出信号；
感测放大器，其被耦合以感测所述放大器的输入节点处的电压，并通过基于所感测的电压来控制通过所述放大器的电流，以获得在所述输入节点处的降压的变化作为所述放大器输出信号的电压的函数；
其中所述第一电容耦合在所述放大器输出节点和所述放大器的所述输入节点之间。
19.根据权利要求18所述的开关电容ADC，其中所述放大器输出级进一步包括：
第一晶体管，分别耦合在第一电源节点与第一载流端子和第二载流端子的所述放大器输出节点之间，并具有耦合以接收所述放大器输入信号的栅极节点；
第二晶体管，分别耦合在第二电源节点与第一载流端子和第二载流端子的所述放大器输出节点之间，并具有耦合至所述感测放大器的所述输出的栅极节点。
20.根据权利要求18所述的开关电容ADC，进一步包括侧向增益提升级，增强了所述输出级和所述感测放大器的级。
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