CN106297876A - 基于忆阻器阵列的操作方法 - Google Patents

基于忆阻器阵列的操作方法 Download PDF

Info

Publication number
CN106297876A
CN106297876A CN201610648336.8A CN201610648336A CN106297876A CN 106297876 A CN106297876 A CN 106297876A CN 201610648336 A CN201610648336 A CN 201610648336A CN 106297876 A CN106297876 A CN 106297876A
Authority
CN
China
Prior art keywords
resistive element
output
input
logical
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610648336.8A
Other languages
English (en)
Other versions
CN106297876B (zh
Inventor
康晋锋
韩润泽
黄鹏
刘力锋
刘晓彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201610648336.8A priority Critical patent/CN106297876B/zh
Publication of CN106297876A publication Critical patent/CN106297876A/zh
Application granted granted Critical
Publication of CN106297876B publication Critical patent/CN106297876B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种基于忆阻器阵列的操作方法，包括逻辑子单元，所述逻辑子单元包括至少两个输入单元、一个输出单元和至少一个基准单元，所述输入单元包括第一输入阻变单元和第二输入阻变单元，所述输出单元包括第一输出阻变单元，通过适当地将各单元与字线、位线连接，向输入、输出阻变单元和基准单元施加特定的电压脉冲，以简易的方式实现了逻辑运算操作及其重构，实现了存储计算的一体化，不仅减少了所需忆阻器的数量，还提高了逻辑运算的执行效率。

Description

基于忆阻器阵列的操作方法
技术领域
本发明涉及半导体集成电路领域，更具体地，涉及一种基于忆阻器阵列的操作方法，尤其适用于可重构逻辑运算。
背景技术
传统计算机系统中，通过计算元件进行逻辑运算，并通过存储器对运算结果进行存储。然而，该方法需要先计算，再将计算结果输出到存储器，过程较为复杂。忆阻器是一种新型器件，理想忆阻器既可以用来制作存储器，也可以用来进行逻辑运算，为计算存储一体化提供了实现的可能。忆阻器能记忆电阻，利用其阻变特性可进行计算，并将计算结果以忆阻器的阻态的形式进行保存。
例如，定义忆阻器处于高阻状态时为逻辑“1”，在忆阻器上施加高于置位电压阈值的正向置位电压时，忆阻器转变为低阻态。定义忆阻器处于低阻态为逻辑“0”，此时施加低于复位电压阈值的反向复位电压时，忆阻器转变为高阻态。
在现有技术中，基于两个忆阻器与一个基准单元(例如电阻)构成逻辑子单元，通过在忆阻器两端施加不同电位的电压，实现Material Implication“实质蕴含”(IMP)逻辑((NOT p)OR q)，同时逻辑状态以电阻的形式非易失地存储在忆阻器中，从而实现计算存储一体化。在此基础上，辅以“非”逻辑，可构成操作完备集的技术方案。但是，这种IMP逻辑一方面并不是主流的逻辑操作方式，另一方面，当要实现特定逻辑功能的情况比较复杂时，这种技术方案所需要的忆阻器的数量较大，不利于半导体电路的微型化，而且操作步骤复杂而冗长，影响了电路的执行效率。
发明内容
本发明针对当前忆阻器阵列逻辑运算存在的问题，提出了一种新型的处理方法。本发明的目的是通过以下技术方案实现的。提供了一种用于在垂直交叉存储单元阵列中的逻辑运算的操作方法，包括逻辑子单元。所述逻辑子单元包括至少两个输入单元、一个输出单元和至少一个基准单元。所述输入单元包括第一输入阻变单元和第二输入阻变单元，所述输出单元包括第一输出阻变单元，所述基准单元包括电阻。将所述第一输入阻变单元的一端耦合到第一位线，所述第二输入阻变单元的一端耦合到第二位线，所述第一输出阻变单元的一端耦合到第三位线，将所述第一、第二输入阻变单元和第一输出阻变单元的另一端耦合到同一字线，将所述基准单元的一端耦合到所述字线。分别向第一位线、第二位线施加第一电压脉冲，将第三位线耦合到地电压，向所述基准单元的另一端施加第二电压脉冲，从而只需一步即可在输出单元中得到逻辑“与非”的运算结果。
在逻辑操作之前，可对第一输出阻变单元进行复位，使得输出单元被初始化为逻辑“1”，此时输出单元中的运算结果为多个输入单元的信号经过“与非”运算得到的结果。
也可以不对第一输出阻变单元进行复位，此时输出单元中的运算结果取决于该输出单元在上个周期所得到的信号，令多个输入单元信号经过“与非”运算得到的结果等于Q，则输出单元中的运算结果等于该上个周期所得到的信号与Q相“与”的结果。
进一步地，为了保证输入、输出单元的工作时序能够协调，避免出错，需使所述第二电压脉冲落在第一电压脉冲之中，其宽度小于第一电压脉冲，幅度大于第一电压脉冲。
具体而言，所述第一电压脉冲幅度可以为VDD/2，第二电压脉冲幅度为VDD。在本发明中，所述VDD取值可以为1.4V，从而既能够维持电路的正常工作，又保证了较低的功耗。
所述输入、输出阻变单元为阻变存储器，结构为Pt/HfOx/Al2O3/TiN，优选地，Pt厚度为100nm，HfOx厚度小于或等于3nm，Al2O3厚度为2nm，TiN厚度为40nm，该结构组合能够使得存储器件具有更低的功耗和更高的可靠性。
将所述基准单元电阻的阻值设置位于阻变器件的高阻值和低阻值之间，以在基准单元处产生正确分压，影响阻变器件的正常工作。
所述垂直交叉存储单元阵列中的存储单元可以包括单个忆阻器。
所述垂直交叉存储单元阵列中的存储单元还可以包括串联连接的忆阻器和选择器件，选择器件包括晶体管结构(1T1R)或二极管结构(1S1R)，优选地，例如包括晶体管和寄存器。
本发明还提供了一种用于在垂直交叉存储单元阵列中的逻辑运算的操作方法，包括逻辑子单元。所述逻辑子单元包括至少两个输入单元、一个输出单元和至少一个基准单元。所述输入单元包括第一输入阻变单元和第二输入阻变单元，所述输出单元包括第一输出阻变单元，所述基准单元包括电阻。将所述第一输入阻变单元的一端耦合到第一字线，所述第二输入阻变单元的一端耦合到第二字线，所述第一输出阻变单元的一端耦合到第三字线，将所述第一、第二输入阻变单元和第一输出阻变单元的另一端耦合到同一位线，将所述基准单元的一端耦合到所述位线。分别向第一字线、第二字线施加第一电压脉冲，将所述基准单元的另一端耦合到地，向第三字线施加第二电压脉冲，从而只需一步即可在输出单元中得到逻辑“与”的运算结果。
在逻辑操作之前，可对第一输出阻变单元进行复位，使得输出单元被初始化为逻辑“1”，此时输出单元中的运算结果为多个输入单元的信号经过“与”运算得到的结果。
也可以不对第一输出阻变单元进行复位，此时输出单元中的运算结果取决于该输出单元在上个周期所得到的信号，令多个输入单元信号经过“与”运算得到的结果等于Q，则输出单元中的运算结果等于该上个周期所得到的信号与Q相“与”的结果。
进一步地，为了保证输入、输出单元的工作时序能够协调，避免出错，需使所述第二电压脉冲落在第一电压脉冲之中，其宽度小于第一电压脉冲，幅度大于第一电压脉冲。
具体而言，所述第一电压脉冲宽度可以是1μs，幅度可以为VDD/2，第二电压脉冲宽度可以是100ns，幅度为VDD。在本发明中，所述VDD取值可以为1.4V，从而既能够维持电路的正常工作，又保证了较低的功耗。
所述输入、输出阻变单元为阻变存储器，结构为Pt/HfOx/Al2O3/TiN，优选地，Pt厚度为100nm，HfOx厚度小于或等于3nm，Al2O3厚度为2nm，TiN厚度为40nm，该结构组合能够使得存储器件具有更低的功耗和更高的可靠性。
将所述基准单元电阻的阻值设置位于阻变器件的高阻值和低阻值之间，以在基准单元处产生正确分压，影响阻变器件的正常工作。
所述垂直交叉存储单元阵列中的存储单元可以包括单个忆阻器。
所述垂直交叉存储单元阵列中的存储单元还可以包括串联连接的忆阻器和选择器件，选择器件包括晶体管结构(1T1R)或选择管结构(1S1R)，优选地，例如包括晶体管和二极管。
本发明的操作方法可用于实现布尔逻辑运算操作，其操作过程简单，可以一步实现逻辑运算和存储，与现有的IMPLY蕴含逻辑的操作方式相比，减少了实现特定计算功能的操作步骤，并且可以根据需要进行逻辑重构。
本发明还提供了一种组合逻辑运算方法，包括第一、第二与非逻辑电路，第三与逻辑电路，一个与门，以及控制单元，所述第一、第二与非逻辑电路采用前述逻辑与非的操作方法进行操作，所述第三与逻辑电路采用前述逻辑与的操作方法进行操作，所述控制单元对所述第一、第二与非逻辑电路和第三与逻辑电路的工作时序进行分配，使得同一时刻只有一个逻辑电路将运算结果传输到所述与门，以及所述控制单元控制所述与门将组合逻辑运算结果输出。
本发明的优点在于：本发明利用忆阻器阈值开关的特性，通过适当设置电路结构，并且改变在字线和位线上外加操作信号，以简单易行的方式实现了“与非”、“与”和以此为基础构建的多种复杂逻辑。同时，本发明通过改变外加信号电压，例如使用特定的电压脉冲，可获得不同的逻辑操作，解决了现有技术难以实现逻辑功能重构的不足。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示意性示出了根据本发明实施方式的基于忆阻器阵列的“与非”逻辑运算的操作方法。
图2示意性示出了根据本发明实施方式的“与非”操作的时序对照图。
图3示意性示出了根据本发明实施例的操作方法的具体步骤。
图4示意性示出了根据本发明实施方式的基于忆阻器阵列的“与”逻辑运算的操作方法。
图5示意性示出了根据本发明实施方式的“与”操作的时序对照图。
图6示意性示出了根据本发明实施例的操作方法的具体步骤。
图7示意性示出了根据本发明实施例的组合逻辑的电路结构。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
根据本发明的实施方式，提出一种用于在垂直交叉存储单元阵列中的逻辑运算的操作方法，由三个存储单元和一个基准电阻构成基本逻辑子单元，用于以简易的方式实现逻辑“与非”、“与”及其组合的逻辑运算和存储。
图1示意性示出了根据本发明实施例的“与非”逻辑的运算方式。如图1所示，连接到同一字线的输入阻变单元A和B中分别存储有数据“A”和“B”。向输入阻变单元A和输入阻变单元B连接的位线1、2上施加一段宽脉宽，幅度为VDD/2的电压脉冲VR，输出阻变单元Y连接的位线3接地，在连接到同一字线的基准单元Rc的另一端加上一段落在VR宽脉冲之中的窄脉宽，幅度为VDD的电压脉冲4。位线1-3和电压脉冲4的时序逻辑图如图2所示。此时可在阻变单元Y中得到逻辑“与非”运算结果，表示为该运算结果被直接存储在输出单元中。值得注意的是，在进行逻辑操作之前，需要对输出单元Y进行复位操作，使Y一开始处于逻辑“1”状态，从而得到的与非运算结果。
根据图1，本发明利用阻变单元的阻态变化特性，按顺序对上述阻变单元施加这些电压，即可对阻变单元中存储的信号执行逻辑运算，并且该逻辑运算结果同样在阻变单元中生成，省去了跨单元保存的麻烦。在传统的技术中，需要叠加多个IMP逻辑才能够完成，而本发明通过施加恰当的电压脉冲信号可以一步实现“与非”逻辑，实现了实质蕴含逻辑运算功能。可见本发明的方法简化了电路结构，节约了操作步骤。
进一步参照图2，宽脉冲VR(＝VDD/2)与窄脉冲4(＝VDD)的脉冲信号在时序上是同步的，宽脉冲的幅度是窄脉冲的一半，从而在忆阻器上形成有效的电压差，而宽脉冲的宽度明显地大于窄脉冲的宽度，这是为了使得当向字线施加窄脉冲时，忆阻器已经做好充分准备，从而可以快速得到运算结果。
图3示意性示出了根据本发明实施例的操作方法。结合图1-3，该方法包括步骤S301～S313：
步骤S301，将输入阻变单元A和输入阻变单元B的一端分别耦合到位线1和位线2；
步骤S303，将输出阻变单元Y的一端耦合到位线3；
步骤S305，将输入阻变单元A、B和输出阻变单元Y的另一端耦合到同一字线，并且将基准单元Rc的一端同样耦合到该字线；
步骤S307，向位线1、位线2施加第一电压脉冲VR；
步骤S309，将位线3耦合到地电压(GND)；
步骤S311，向基准单元Rc的另一端施加第二电压脉冲4，优选地，第一电压脉冲VR的值＝VDD/2，第二电压脉冲4的值＝VDD，VDD可以取值为1.4V。
步骤S313，完成逻辑运算操作，在本实施例中，是为逻辑“与非”操作。
需要注意的是，在逻辑操作之前，例如在步骤S307之前，还可以包括步骤S306(图中未示出)，对输出阻变单元Y进行复位，使得输出阻变单元Y被初始化为逻辑“1”，此时输出阻变单元Y中的运算结果可表示为
然而，步骤S306也可以设置为不对输出阻变单元Y进行复位，此时输出阻变单元Y中的运算结果取决于输出阻变单元中上个周期时所得到的信号值Y。假设多个输入阻变单元信号经过“与非”运算得到的结果等于Q(即，)，则输出阻变单元中的运算结果Y`等于该上个周期所得到的信号Y与Q相“与”的结果(即，)。
图4示意性示出了根据本发明实施例的“与”逻辑的运算方式。如图4所示，连接到同一位线的输入阻变单元A和B中分别存储有数据“A”和“B”。在输入阻变单元A和输入阻变单元B连接的字线1、2上加一段宽脉宽，幅度为VDD/2的电压脉冲VR，将连接到同一位线的基准单元Rc的另一端4接地，向输出阻变单元Y所连接的字线3施加落在VR宽脉冲之中的窄脉宽，幅度为VDD的电压脉冲。字线1-3和GND 4的时序逻辑图如图5所示，可在阻变单元Y中得到逻辑“与”运算结果，表示为Y'＝AB。该运算结果被直接存储在输出单元中。值得注意的是，在进行逻辑操作之前，需要对输出单元Y进行复位操作，使Y一开始处于逻辑“1”状态，从而得到Y'＝AB的与运算结果。
进一步参照图5，宽脉冲VR(＝VDD/2)与窄脉冲(VDD)的脉冲信号在时序上是同步的，宽脉冲的幅度是窄脉冲的一半，从而在忆阻器上形成有效的电压差，而宽脉冲的宽度明显地大于窄脉冲的宽度，这是为了使得当向字线施加窄脉冲时，忆阻器已经做好充分准备，从而可以快速得到运算结果。
图6示意性示出了根据本发明实施例的操作方法。结合图4-6，该方法包括步骤S601～S613：
步骤S601，将输入阻变单元A和输入阻变单元B的一端分别耦合到字线1和字线2；
步骤S603，将输出阻变单元Y的一端耦合到字线3；
步骤S605，将输入阻变单元A、B和输出阻变单元Y的另一端耦合到同一位线，并且将基准单元Rc的一端同样耦合到该位线；
步骤S607，向字线1、字线2施加第一电压脉冲VR；
步骤S609，将基准单元Rc的另一端4耦合到地电压(GND)；
步骤S611，向字线3施加第二电压脉冲，优选地，第一电压脉冲VR的值＝VDD/2，第二电压脉冲的值＝VDD，VDD可以取值为1.4V。
步骤S613，完成逻辑运算操作，在本实施例中，是为逻辑“与”操作。
需要注意的是，在逻辑操作之前，例如在步骤S607之前，还可以包括步骤S606(图中未示出)，对输出阻变单元Y进行复位，使得输出阻变单元Y被初始化为逻辑“1”，此时输出阻变单元Y中的运算结果可表示为Y'＝AB。
然而，步骤S606也可以设置为不对输出阻变单元Y进行复位，此时输出阻变单元Y中的运算结果取决于输出阻变单元中上个周期时所得到的信号值Y。假设多个输入阻变单元信号经过“与非”运算得到的结果等于Q(即，Q＝AB)，则输出阻变单元中的运算结果Y`等于该上个周期所得到的信号Y与Q相“与”的结果(即，Y'＝ABY)。
在本发明所示的“与非”和“与”逻辑操作两个实施例中，如果对输出单元Y一开始不进行复位操作，那么最后输出单元的逻辑运算结果分别为和Y'＝ABY。也即，输出单元Y同时也可以是输入单元。在输出单元Y作为中间变量的情况下，该操作方式仍然可以一步实现运算和存储，更加体现了本发明的宗旨。
在以上的实施例中，优选地，宽脉冲VR的脉冲宽度可以是1μs，与此同时，窄脉冲VDD的脉冲宽度可以是100ns，由于脉冲信号上升、下降沿存在延时，此处将窄脉冲设置为宽脉冲的1/10，能够有效地避免脉冲信号跳变延时导致的运算错误，从而保障输入、输出电路能够顺利地协同工作。
典型情况下，基准单元RC可以是电阻，其阻值可位于阻变器件的高阻值和低阻值之间。输入、输出阻变单元A、B、Y为阻变存储器，结构为Pt/HfOx/Al2O3/TiN，其中X为正整数，优选地，Pt厚度为100nm，HfOx厚度小于或等于3nm，Al2O3厚度为2nm，TiN厚度为40nm，该结构组合具有稳定的信号特性，能够使得存储器件具有更低的功耗和更高的可靠性。
垂直交叉存储单元阵列中的存储单元可以包括单个忆阻器，也可以包括串联连接的忆阻器和选择器件，选择器件包括晶体管结构(1T1R)或选择管结构(1S1R)，例如包括晶体管和二极管。
附图1、4仅示出了由两个输入阻变单元、一个输出阻变单元和一个基准单元电阻进行运算时的示例，然而本发明并不限于此。输入阻变单元可以包括两个以上的阻变器件，从而实现更多信号的与非、与逻辑运算。
根据图4，通过改变施加电压脉冲信号，可以在与图1类似的结构中完成“与”逻辑功能。更进一步地，还可以将这些逻辑功能进行组合，实现本发明的可重构功能。具体而言，可以将多个图1和图4的逻辑电路进行组合，如图7所示。图7中示例性地示出了两个逻辑与非电路1、2和一个逻辑与电路3、一个与门以及控制单元构成的组合逻辑，采用控制单元对该多个逻辑电路的工作时序进行分配，并将输出单元的信号进行组合逻辑运算，当执行过复位操作时，图7的组合逻辑运算结果当未执行过复位操作时，图7的组合逻辑运算结果基于本发明的构思，通过多个逻辑单元的排列组合，可以形成逻辑运算和存储功能兼具的操作单元阵列，实现更复杂的运算逻辑，用于复杂运算器件，例如全加器中。根据本发明的实施例，本发明提出的基于阻变器件的新型操作方法，有效地减少了实现特定算术功能(如全加器)所需的忆阻器数量和操作步骤。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种用于在垂直交叉存储单元阵列中的逻辑运算的操作方法，包括逻辑子单元，所述逻辑子单元包括至少两个输入单元、一个输出单元和至少一个基准单元，所述输入单元包括第一输入阻变单元和第二输入阻变单元，所述输出单元包括第一输出阻变单元，其特征在于，
步骤S01，将所述第一输入阻变单元的一端耦合到第一位线，所述第二输入阻变单元的一端耦合到第二位线，
步骤S03，将所述第一输出阻变单元的一端耦合到第三位线，
步骤S05，将所述第一、第二输入阻变单元和第一输出阻变单元的另一端耦合到同一字线，将所述基准单元的一端耦合到所述字线，
步骤S07，分别向第一位线、第二位线施加第一电压脉冲，
步骤S09，将第三位线耦合到地电压，
步骤S11，向所述基准单元的另一端施加第二电压脉冲，使得所述输出阻变单元中的运算结果为逻辑与非运算的结果。
2.如权利要求1所述的操作方法，其中在步骤S07之前，还包括步骤S06，对输出阻变单元复位为逻辑“1”，使得所述输出阻变单元中的运算结果等于第一、第二输入阻变单元中所存储的信号的逻辑与非运算结果；
或者步骤S06，不对输出阻变单元进行复位，使得所述输出阻变单元中的运算结果等于第一、第二输入阻变单元中所存储的信号的逻辑与非结果与所述输出阻变单元中上一周期所得结果相与的结果。
3.如权利要求1所述的操作方法，所述基准单元包括电阻，所述电阻的阻值位于阻变器件的高阻值和低阻值之间。
4.如权利要求3所述的操作方法，所述第二电压脉冲落在第一电压脉冲之中，所述第二电压脉冲的宽度小于第一电压脉冲，所述第二电压脉冲幅度为VDD，第一电压脉冲幅度为VDD/2，其中VDD为1.4V。
5.如权利要求1所述的操作方法，所述输入、输出阻变单元为阻变存储器，结构为Pt/HfOx/Al2O3/TiN，其中，Pt厚度为100nm，HfOx厚度小于或等于3nm，Al2O3厚度为2nm，TiN厚度为40nm。
6.一种用于在垂直交叉存储单元阵列中的逻辑运算的操作方法，包括逻辑子单元，所述逻辑子单元包括至少两个输入单元、一个输出单元和至少一个基准单元，所述输入单元包括第一输入阻变单元和第二输入阻变单元，所述输出单元包括第一输出阻变单元，其特征在于，
步骤S01，将所述第一输入阻变单元的一端耦合到第一字线，所述第二输入阻变单元的一端耦合到第二字线，
步骤S03，将所述第一输出阻变单元的一端耦合到第三字线，
步骤S05，将所述第一、第二输入阻变单元和第一输出阻变单元的另一端耦合到同一位线，将所述基准单元的一端耦合到所述位线，
步骤S07，分别向第一字线、第二字线施加第一电压脉冲，
步骤S09，将基准单元的另一端耦合到地电压，
步骤S11，向所述第三字线施加第二电压脉冲，使得所述输出阻变单元中的运算结果为逻辑与运算的结果。
7.如权利要求6所述的操作方法，其中在步骤S07之前，还包括步骤S06，对输出阻变单元复位为逻辑“1”，使得所述输出阻变单元中的运算结果等于第一、第二输入阻变单元中所存储的信号的逻辑与运算结果；
或者步骤S06，不对输出阻变单元进行复位，使得所述输出阻变单元中的运算结果等于第一、第二输入阻变单元中所存储的信号的逻辑与结果与所述输出阻变单元中上一周期所得结果相与的结果。
8.如权利要求6所述的操作方法，所述第二电压脉冲落在第一电压脉冲之中，所述第一电压脉冲的宽度为1μs，幅度为VDD/2；所述第二电压脉冲的宽度为100ns，幅度为VDD，其中VDD为1.4V。
9.如权利要求6所述的操作方法，所述基准单元包括电阻，所述电阻的阻值位于阻变器件的高阻值和低阻值之间，所述输入、输出阻变单元为阻变存储器，结构为Pt/HfOx/Al2O3/TiN，其中，Pt厚度为100nm，HfOx厚度小于或等于3nm，Al2O3厚度为2nm，TiN厚度为40nm。
10.一种组合逻辑运算方法，包括第一、第二与非逻辑电路，第三与逻辑电路，一个与门，以及控制单元，其特征在于，
所述第一、第二与非逻辑电路采用如权利要求1所述的操作方法进行操作，所述第三与逻辑电路采用如权利要求6所述的操作方法进行操作，
所述控制单元对所述第一、第二与非逻辑电路和第三与逻辑电路的工作时序进行分配，使得同一时刻只有一个逻辑电路将运算结果传输到所述与门，以及
所述控制单元控制所述与门将组合逻辑运算结果输出。
CN201610648336.8A 2016-08-09 2016-08-09 基于忆阻器阵列的操作方法 Active CN106297876B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610648336.8A CN106297876B (zh) 2016-08-09 2016-08-09 基于忆阻器阵列的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610648336.8A CN106297876B (zh) 2016-08-09 2016-08-09 基于忆阻器阵列的操作方法

Publications (2)

Publication Number Publication Date
CN106297876A true CN106297876A (zh) 2017-01-04
CN106297876B CN106297876B (zh) 2019-04-16

Family

ID=57667060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610648336.8A Active CN106297876B (zh) 2016-08-09 2016-08-09 基于忆阻器阵列的操作方法

Country Status (1)

Country Link
CN (1) CN106297876B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108182959A (zh) * 2018-01-22 2018-06-19 中国科学院微电子研究所 基于阻变器件交叉阵列结构实现逻辑计算的方法
CN109388853A (zh) * 2018-09-07 2019-02-26 北京大学 一种单双极混合高效忆阻逻辑电路及其控制方法
CN109521995A (zh) * 2018-11-02 2019-03-26 上海交通大学 一种内嵌于忆阻器阵列的逻辑运算装置的计算方法
WO2019140693A1 (zh) * 2018-01-22 2019-07-25 中国科学院微电子研究所 基于阻变器件交叉阵列结构实现逻辑计算的方法
CN110768660A (zh) * 2019-10-21 2020-02-07 华中科技大学 一种基于忆阻器的可逆逻辑电路及操作方法
CN110797063A (zh) * 2019-09-17 2020-02-14 华中科技大学 忆阻器存储芯片及其操作方法
CN110827898A (zh) * 2019-10-21 2020-02-21 华中科技大学 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN112485529A (zh) * 2020-11-26 2021-03-12 大连理工大学 一种忆阻器件的阻抗谱测试与拟合方法
EP3729436A4 (en) * 2017-12-24 2021-08-11 Micron Technology, Inc. HARDWARE INVOLVEMENT IN A MEMORY
CN113822422A (zh) * 2021-09-07 2021-12-21 北京大学 一种基于忆阻器混合集成的人工异或型树突及其实现方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3132377A1 (fr) * 2022-02-03 2023-08-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure tridimensionnelle de mémoires pour le calcul dans la mémoire

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159859B2 (en) * 2009-03-16 2012-04-17 Kabushiki Kaisha Toshiba Semiconductor storage device
CN103490769A (zh) * 2013-10-14 2014-01-01 北京大学 一种基于rram在fpga中应用的1t1r阵列及其制作方法
US20140036573A1 (en) * 2012-08-03 2014-02-06 Elpida Memory, Inc. Semiconductor memory device
CN104571949A (zh) * 2014-12-22 2015-04-29 华中科技大学 基于忆阻器实现计算与存储融合的处理器及其操作方法
CN104898990A (zh) * 2015-06-05 2015-09-09 北京大学 运算存储阵列及其操作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159859B2 (en) * 2009-03-16 2012-04-17 Kabushiki Kaisha Toshiba Semiconductor storage device
US20140036573A1 (en) * 2012-08-03 2014-02-06 Elpida Memory, Inc. Semiconductor memory device
CN103490769A (zh) * 2013-10-14 2014-01-01 北京大学 一种基于rram在fpga中应用的1t1r阵列及其制作方法
CN104571949A (zh) * 2014-12-22 2015-04-29 华中科技大学 基于忆阻器实现计算与存储融合的处理器及其操作方法
CN104898990A (zh) * 2015-06-05 2015-09-09 北京大学 运算存储阵列及其操作方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3729436A4 (en) * 2017-12-24 2021-08-11 Micron Technology, Inc. HARDWARE INVOLVEMENT IN A MEMORY
CN108182959A (zh) * 2018-01-22 2018-06-19 中国科学院微电子研究所 基于阻变器件交叉阵列结构实现逻辑计算的方法
WO2019140693A1 (zh) * 2018-01-22 2019-07-25 中国科学院微电子研究所 基于阻变器件交叉阵列结构实现逻辑计算的方法
US11189345B2 (en) 2018-01-22 2021-11-30 Institute of Microelectronics, Chinese Academy of Sciences Method for implementing logic calculation based on a crossbar array structure of resistive switching device
CN108182959B (zh) * 2018-01-22 2021-02-23 中国科学院微电子研究所 基于阻变器件交叉阵列结构实现逻辑计算的方法
CN109388853A (zh) * 2018-09-07 2019-02-26 北京大学 一种单双极混合高效忆阻逻辑电路及其控制方法
CN109388853B (zh) * 2018-09-07 2023-03-24 北京大学 一种单双极混合高效忆阻逻辑电路及其控制方法
CN109521995A (zh) * 2018-11-02 2019-03-26 上海交通大学 一种内嵌于忆阻器阵列的逻辑运算装置的计算方法
CN110797063B (zh) * 2019-09-17 2021-05-25 华中科技大学 忆阻器存储芯片及其操作方法
CN110797063A (zh) * 2019-09-17 2020-02-14 华中科技大学 忆阻器存储芯片及其操作方法
CN110827898A (zh) * 2019-10-21 2020-02-21 华中科技大学 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN110768660A (zh) * 2019-10-21 2020-02-07 华中科技大学 一种基于忆阻器的可逆逻辑电路及操作方法
CN112485529A (zh) * 2020-11-26 2021-03-12 大连理工大学 一种忆阻器件的阻抗谱测试与拟合方法
CN113822422A (zh) * 2021-09-07 2021-12-21 北京大学 一种基于忆阻器混合集成的人工异或型树突及其实现方法
CN113822422B (zh) * 2021-09-07 2023-08-29 北京大学 一种基于忆阻器混合集成的人工异或型树突及其实现方法

Also Published As

Publication number Publication date
CN106297876B (zh) 2019-04-16

Similar Documents

Publication Publication Date Title
CN106297876A (zh) 基于忆阻器阵列的操作方法
CN109495272B (zh) 一种基于忆阻器的强puf电路
CN108092658B (zh) 一种逻辑电路操作方法
Kvatinsky et al. MAGIC—Memristor-aided logic
Fackenthal et al. 19.7 A 16Gb ReRAM with 200MB/s write and 1GB/s read in 27nm technology
JP5155386B2 (ja) スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理
US8363449B2 (en) Floating source line architecture for non-volatile memory
Paul et al. A circuit and architecture codesign approach for a hybrid cmos–sttram nonvolatile fpga
WO2015096244A1 (zh) 一种基于相变存储器的非易失性逻辑门电路
CN102473456B (zh) 非易失性存储器的层级式交点阵列
CN108182959B (zh) 基于阻变器件交叉阵列结构实现逻辑计算的方法
CN110827898B (zh) 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
TWI559324B (zh) 記憶體裝置與其操作方法
WO2015100586A1 (zh) 基于阻变器件的多位全加器及其操作方法
CN104134461A (zh) 一种混合存储单元的读取电路结构
US11189345B2 (en) Method for implementing logic calculation based on a crossbar array structure of resistive switching device
Faruque et al. Memristor-based low-power high-speed nonvolatile hybrid memory array design
JP4510895B2 (ja) ナノスケール状態機械、ナノスケールパイプライン及び他のナノスケール電子回路において用いるためのナノスケールラッチ及びインピーダンス符号化ロジック
CN102426856B (zh) 基于相变存储单元的非易失性d触发器电路及实现方法
Xue et al. Novel RRAM programming technology for instant-on and high-security FPGAs
US9148150B2 (en) Logic device and operating method thereof
CN105897253A (zh) 一种非易失性查找表电路的实现方法
CN110007897A (zh) 基于阻变存储器的逻辑门、逻辑电路及计算方法
Chee et al. Low energy non-volatile look-up table using 2 bit ReRAM for field programmable gate array
CN113315506B (zh) 一种相变存储器时序可重构布尔逻辑电路、方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant