CN106230412B - 一种面向硅光开关的可集成推挽式窄脉冲驱动器 - Google Patents

Abstract

本发明公开了一种面向硅光开关的可集成推挽式窄脉冲驱动器，由时钟增强电路、延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路、第一寄存器、第二寄存器、窄脉冲延时电路和光开关组成。本发明在65nm CMOS工艺平台对驱动器进行设计，采用更小的沟道长度减少MOS器件的本征电容，提高电平跳变的斜率以产生更窄的脉冲信号；利用不同阈值MOS器件构建驱动器的各个部分使得对于时钟的要求进一步降低；支持产生正负脉冲幅值不等的推挽式驱动波形；针对MOS器件的沟道长度进行匹配设计以简化电路面积，降低功耗水平。相对于现有130nm工艺窄脉冲驱动电路，本发明窄脉宽脉冲信号驱动电路可产生宽度窄达10ps的脉冲，可支持高达25GHz的时钟输入，可满足100Gb/s系统的要求。

Description

一种面向硅光开关的可集成推挽式窄脉冲驱动器

技术领域

本发明涉及光电集成领域的脉冲发生技术，具体为一种推挽式窄脉冲驱动器，目前拟应用于基于光串行器/解串器(SerDes)技术的光收发器。

背景技术

随着传输带宽的增长，光互连传输标准从QDR(Quad Data Rate，四倍数据速率)到FDR(Fourteen Data Rate，十四倍数据速率)再发展到刚面市的EDR(Enhanced Data Rate，增强数据速率)，高速串行信号的传输速率由10Gbps、14Gbps迅速上升到28Gbps，未来甚至可能提升到40Gbps或56Gbps。随着传输速率的不断提升，以SerDes电路为基础的传统光互连结构面临板内传输距离缩短以及功耗不断提升等诸多问题。传统光互连网络的瓶颈逐渐显露。由于光互连所具备的高带宽优势体现在其链路可传输极高码率的串行数据，理论上可达Tbps量级。因此传统光互连结构的问题主要暴露于传输过程中的高速串行电信号传输阶段。

针对传统光互连结构暴露出来的问题，一些新的解决方案得以提出。如板载(On-board)光模块，芯片3D封装等。得益于硅基光子光电混合集成工艺的发展和飞秒脉冲队列生成技术的成熟，一种很有潜力的解决方案得以提出：将串并转换功能和光电转换功能整体考虑，实现高度并行的低速电信号到高速串行光信号之间的直接转换，在进行光电转换的同时在光路上实现串并转换，摆脱对高功耗SerDes电路的依赖，解除高速串行电信号对调制频率的限制，降低信息传输过程中的功耗，并提升信息处理芯片出口带宽，提升处理芯片的通信能力，使光电转换不再成为信息处理和信息传输之间的瓶颈。

罗章等人在2016年Advanced Photonics Congress(高级光子会议)上发表的“80GBaud Time Division Multiplexing Optical Transceiver”(80G波特时分复用光收发器)(Advanced Photonics Congress,Vancouver,Canada,2016)提出了基于光SerDes的光收发器，该光收发器实现光电转换的同时在光路上实现串并转换，摆脱对高功耗SerDes电路的依赖。图1(a)、图1(b)分别为基于光SerDes的光互连结构的光发射模块和光接收模块结构。在光发射模块中，高速切换的光开关分割连续光源实现N(N为自然数)路并行电信号(主频为f)与N倍频的串行光信号(信号周期为τ)之间的直接转换。并行度N、主频f和串行光信号周期τ之间的关系为Nfτ＝1。在每一个Nτ周期内，驱动器驱动光开关打开一个τ时间宽度的窗口以下载一个光脉冲输送到分时发生器对其进行调制。故N路工作频率为f并行信号组成的系统要求驱动器输出宽度为τ＝1/N f，频率为f的长周期窄脉冲。在光接收模块中，驱动器驱动光开关从光波导线中下载调制光信号进行后续的光电转换。

在传统基于SerDes电路的光发射器中，调制器用于对高速电信号进行调制，故调制器的驱动器需要输出与传输链路同样速率的驱动脉冲信号。以应用Mach-Zehnder调制器的28Gb/s系统为例，其驱动器需输出频率为28GHz，振幅高达5-7V的标准驱动信号。基于光SerDes的光收发器采用硅光开关直接调制光脉冲以实现光路的串并转换，故光开关驱动器的工作方式不同于传统光收发器中的驱动器。以N路并行电信号构成工作频率为Nf的基于光SerDes的光收发器为例，调制器工作于低速并行电信号段，其在f的时钟频率下产生宽度窄至的1/Nf驱动脉冲。

为便于集成，基于光SerDes的光收发器结构采用硅光器件替代当前主流的垂直腔表面发射激光器(VCSEL)器件，其采用的光开关类型为马赫-曾德尔调制器(Mach-Zehndemodulator，MZ)。光开关的电路模型如图2(b)所示，其在电路上可视为电阻R和电容C串联的集合。因此光开关在电路上表现为容性，为在光开关上产生如图2(a)中虚线所示的窄脉冲波形，需要驱动电路输出如图2(a)中实线所示的类一阶高斯脉冲波形。

产生长周期窄脉宽驱动信号的驱动器为基于光SerDes收发器中的关键部件之一，高速硅光开关驱动脉冲的脉宽大小则决定了整个光收发器的最大传输速率。目前已经出现的驱动硅光开关产生宽度窄达25ps的驱动电路可满足40Gb/s系统的要求。许超龙等人在《计算机工程与科学》上发表的“一种面向光收发器的ps级光脉冲产生器”(2016年1月第38卷第1期)提出了130nm CMOS工艺下针对基于光SerDes的光收发器所设计的长周期窄脉宽脉冲信号驱动电路，结构如图3所示。该电路基于130nm CMOS工艺设计，相比于传统模拟集成电路工艺设计的驱动电路，该电路具有结构简单、可集成性好、封装面积较小的优点。基础频率为f的时钟信号经过反相器以增强驱动能力，同时对其进行延时产生一路延迟τ相位的时钟信号，可通过对寄存器的设置调节延迟时间τ的大小和设置不同时钟频率及不同电源电压的相互组合获得理想的输出。其差分输出方式解决了光开关的放电问题，宽度为50ps的推挽式窄脉冲驱动信号可在光开关上获得窄至25ps的窄脉冲信号。但是由于受限于器件的本征电容的影响，该电路难以获得更窄脉宽的信号，同时还具有功耗较高，对于时钟信号电平要求较高等缺点。同时，其生成的推挽式驱动波形的正负脉冲不能单独调节。尽管该电路可通过寄存器设置电路工作于不同频率时钟，但其最高工作时钟仍只能达到4GHz。在一些应用场景下，仍无法满足系统要求。

将来，56Gb/s甚至100Gb/s的光互连系统将成为行业需求，现有技术并不能支持基于光SerDes的光互连系统达到这一速率。以80Gb/s的基于光SerDes的光互连系统为例，需要驱动电路驱动光开关产生宽度窄达12.5ps的脉冲，显然，受限于130nm CMOS工艺中器件本征电容的影响，现有技术仅能产生窄至25ps脉冲的长周期窄脉宽脉冲信号，因此，现有面向光收发器的光脉冲驱动电路难以符合需求。

发明内容

针对现有窄脉宽脉冲信号驱动电路无法符合未来56Gb/s甚至100Gb/s的光互连系统的需求，本发明提出了一种面向硅光开关的可集成推挽式窄脉冲驱动器，该驱动器是一种在65nmCMOS工艺下可与硅光开关整体集成的ps级窄脉冲驱动器，可产生宽度窄达10ps的脉冲，可满足100Gb/s系统的要求。

针对上述技术问题，本发明采用的技术方案为：在65nm CMOS工艺平台对驱动器进行设计，采用更小的沟道长度减少MOS器件的本征电容，从而提高电平跳变的斜率以产生更窄的脉冲信号；利用不同阈值MOS器件构建驱动器的各个部分使得对于时钟的要求进一步降低，同时其可支持高达25GHz的时钟输入；支持产生正负脉冲幅值不等的推挽式驱动波形；针对MOS器件的沟道长度进行匹配设计以简化电路面积，降低功耗水平。具体技术方案如下：

一种面向硅光开关的可集成推挽式窄脉冲驱动器，包括时钟增强电路、延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路、第一寄存器、第二寄存器、窄脉冲延时电路和光开关，其特征在于，

所述时钟增强电路结构为采用低阈值NMOS管与PMOS管构成的反相器；时钟增强电路与延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路相连；时钟增强电路从输入端接收时钟信号，对时钟信号增强后，将增强后的时钟信号输出给延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路；

所述延时电路与时钟增强电路、第二寄存器、第一窄脉冲生成电路、第二窄脉冲生成电路相连；延时电路从时钟增强电路接收增强时钟信号，产生τ相位的延时，然后把延时时钟信号输出给第一窄脉冲生成电路和第二窄脉冲生成电路；

所述第一窄脉冲生成电路和第二窄脉冲生成电路为两个结构关系完全相同的窄脉冲生成电路；第一窄脉冲生成电路与时钟增强电路和延时电路、光开关相连，第一窄脉冲生成电路从时钟增强电路和延时电路接收增强时钟信号和延时时钟信号，产生频率为f，宽度为τ的窄脉冲信号，然后将生成的窄脉冲信号发送给光开关；第二窄脉冲生成电路与时钟增强电路、延时电路、窄脉冲延时电路相连，第二窄脉冲生成电路从时钟增强电路和延时电路接收增强时钟信号和延时时钟信号，产生频率为f，宽度为τ的窄脉冲信号，然后将生成的窄脉冲信号发送给窄脉冲延时电路；

所述窄脉冲延时电路与延时电路结构相同；窄脉冲延时电路与第二窄脉冲生成电路、光开关相连，窄脉冲延时电路从第二窄脉冲生成电路接收窄脉冲信号，产生τ相位的延时，得到延时窄脉冲信号输出给光开关；

所述光开关与第一窄脉冲生成电路、窄脉冲延时电路相连；光开关的两极分别加入从第一窄脉冲生成电路得到的窄脉冲信号，以及从窄脉冲延时电路得到的延时窄脉冲信号，光开关输出推挽式窄脉冲信号，从而获得与引入负脉冲同样的效果。

作为本发明上述技术方案的进一步改进：

所述第j窄脉冲生成电路使用高阈值PMOS与低阈值NMOS，j＝1,2；第j窄脉冲生成电路由n个参数不同的与门构成，n个与门之间相互没有连接，分别记为第一与门And1、第二与门And2、…、第i与门Andi、…、第n与门Andn，n为整数，n值由第一寄存器设定可调，i为整数，1≤i≤n；第一窄脉冲生成电路根据第一寄存器设置的i值选取第i与门，产生频率为f，宽度为τ的窄脉冲信号；第二窄脉冲生成电路根据第一寄存器设置的i值选取第i与门，通过第i与门产生频率为f，宽度为τ的窄脉冲信号。

所述延时电路由K1个反相器级联组成，K1为整数，根据第二寄存器中存储的K1值设置K1个反相器级联组成延时电路，产生τ相位的延时，其中τ<1/2f，τ的最小值取决于单级反相器的最小延时时间。

所述光开关类型为马赫-曾德尔调制器，所述光开关在电路上为电阻R和电容C串联的集合。

本发明面向硅光开关的可集成推挽式窄脉冲驱动器具有以下优点：

1、脉冲宽度窄。相比现有技术仅能产生25ps宽度的窄脉冲，本发明驱动器由于采用低阈值MOS管，通过第一窄脉冲生成电路、第二窄脉冲生成电路、窄脉冲延时电路产生的窄脉冲信号和延时窄脉冲信号分别接入光开关的两端差分输出推挽式窄脉冲信号，因此，本发明驱动器可驱动光开关产生宽度窄至10ps的脉冲，能支持高达100Gb/s的基于光SerDes的光互连系统。

2、电路复杂度低。该电路主要由数字电路构成，光开关利用差分输出的方式实现负脉冲的输出，巧妙地避免了负电压的引入，简化电路复杂度，提高了集成度，并且取消了两路信号线与的过程，实现相位差的精确同步。

4、功耗降低。相比于现有技术采用的130nm CMOS工艺，本发明采用的65nm CMOS工艺可降低约40％的功耗。

5、对于时钟信号要求降低。采用低阈值MOS管构成的时钟增强电路不仅降低了对于时钟的幅值要求，提高时钟工作频率，相比现有技术支持的4GHz时钟，本发明支持频率高达25Ghz的工作时钟。

6、可调性好。可通过第一寄存器对推挽式窄脉冲的脉宽进行调节。不仅可针对不同特性硅光开关进行匹配调节，还可满足推挽脉冲的正负脉冲幅度不等的特异性要求。

7、可移植性好。移植到不同的CMOS工艺平台只需改变MOS管的沟道参数即可实现。

附图说明

图1是背景技术中基于光SerDes的光收发器的光发射模块(a)和光接收模块(b)光路结构。

图2是背景技术中理想光开关驱动波形和产生波形(a)以及光开关电路模型(b)。

图3是背景技术中130nm CMOS工艺的窄脉冲信号驱动器结构图。

图4是本发明推挽式窄脉冲驱动器结构图。

图5是本发明时钟信号增强电路结构图。

图6是本发明延时电路结构图。

图7是本发明第一窄脉冲生成电路和第二窄脉冲生成电路结构图。

图8是本发明窄脉冲延时电路结构图。

图9是本发明光开关结构图。

图10是本发明推挽式窄脉冲驱动器工作的时序和波形图。

图11是本发明驱动器输出的推挽式正负脉冲的驱动波形(a)和光开关得到的窄脉冲波形(b)。

具体实施方式

图4是本发明推挽式窄脉冲驱动器结构图，如图4所示，本发明面向硅光开关的可集成推挽式窄脉冲驱动器，包括时钟增强电路、延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路、第一寄存器、第二寄存器、窄脉冲延时电路和光开关。基础频率为f的时钟信号经由时钟增强电路提升信号幅值以及驱动能力，并经由延时电路产生延时相位τ可控的延时时钟信号。增强时钟信号与延迟τ相位的延时时钟信号通过第一窄脉冲生成电路和第二窄脉冲生成电路产生两路频率为f、脉冲宽度为τ的窄脉冲信号。其中第二窄脉冲生成电路生成的窄脉冲信号经由窄脉冲延时电路产生宽度为τ的延时。未经延时的窄脉冲信号与τ延时的窄脉冲信号以差分输出的方式在光开关上形成频率为f、正负脉冲宽度为τ推挽式驱动信号，从而驱动容性的光开关产生ps级窄脉冲信号。由于硅光器件的可集成特性，因此该驱动器可和硅光器件实现整体集成。

本发明实施例的时钟增强电路结构如图5所示。尽管时钟增强电路与现有技术中的时钟增强电路均为反相器结构，其目的也在于提高弱带载能力的时钟信号的驱动能力。但本发明中采用低阈值NMOS管与PMOS管构成反相器，相比现有设计中对时钟信号幅值的较高要求，低阈值反相器设计可输出幅值提高且驱动能力得到增强的增强时钟信号，兼容宽幅值范围的时钟信号，同时由于本征电容的减小，时钟信号的频率可高达25GHz。时钟增强电路与延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路相连。时钟增强电路从输入端接收时钟信号，对时钟信号增强后，将增强后的时钟信号输出给延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路。

本发明实施例的延时电路如图6所示。延时电路由K1个反相器级联组成，K1为整数，通过第二寄存器设置K1值的大小。延时电路与时钟增强电路、第二寄存器、第一窄脉冲生成电路、第二窄脉冲生成电路相连。延时电路从时钟增强电路接收增强时钟信号，根据第二寄存器中存储K1值的大小设置K1个反相器级联组成延时电路，产生τ相位的延时，其中τ<1/2f，τ的最小值取决于单级反相器的最小延时时间，然后把延时时钟信号输出给第一窄脉冲生成电路和第二窄脉冲生成电路。为使得延时时间τ的调节范围尽可能大，单级反相器的延时应尽可能短。本发明使用了65nm CMOS工艺和低阈值MOS管，其较低的本征电容使得信号的上升下降时间得以减少，因此相比现有技术中τ值仅能达到25ps本发明中的τ值可低至10ps。构成延时电路的反相器被设计为延时时间尽可能短，通过第二寄存器设置不同数目的反相器级联可在较大范围内调节τ的大小，从而生成延时时间离散可调的延时时钟信号。

第一窄脉冲生成电路和第二窄脉冲生成电路为两个结构关系完全相同的窄脉冲生成电路，本发明实施例的第一窄脉冲生成电路和第二窄脉冲生成电路结构如图7所示，该设计的目的为便于后级生成的推挽式窄脉冲的正负脉冲幅值可单独调节，以适配不同类型的光开关。不同于现有技术，第j窄脉冲生成电路使用高阈值PMOS与低阈值NMOS以提高减少窄脉冲的宽度，j＝1,2。第j窄脉冲生成电路由n个参数不同的与门构成，n个与门之间相互没有连接，分别记为第一与门And1、第二与门And2、…、第i与门Andi、…、第n与门Andn，n为整数，n值由第一寄存器设定可调，i为整数，1≤i≤n。第一窄脉冲生成电路与时钟增强电路和延时电路、光开关相连，并根据第一寄存器设置的i值选取第i与门。第二窄脉冲生成电路与时钟增强电路、延时电路、窄脉冲延时电路相连，并根据第一寄存器设置的i值选取第i与门。第j窄脉冲生成电路从时钟增强电路和延时电路接收增强时钟信号和延时时钟信号，两路信号基础频率为f、相位相差为τ。两路信号通过第i与门可产生一路频率为f，宽度为τ的窄脉冲信号。第一窄脉冲生成电路将生成的窄脉冲信号发送给光开关，第二窄脉冲生成电路将生成的窄脉冲信号发送给窄脉冲延时电路。由于构成与门的MOS管尺寸会对不同频率以及不同电源电压下的波形质量产生影响，通过第一寄存器选择不同的与门可适应不同时钟频率和不同电源电压下的应用场景，从而获得更为理想的窄脉冲波形。

本发明实施例的窄脉冲延时电路结构如图8所示。窄脉冲延时电路与延时电路结构相同，也是由K1个反相器级联组成，K1为整数，通过第二寄存器设置K1值的大小。窄脉冲延时电路与第二窄脉冲生成电路、光开关相连，窄脉冲延时电路从第二窄脉冲生成电路接收窄脉冲信号，根据第二寄存器中存储K1值的大小设置K1个反相器级联组成延时电路，产生τ相位的延时，得到延时窄脉冲信号输出给光开关。其功能在于将获得的窄脉冲信号延时与脉宽相同的τ相位以便后级推挽式脉冲的产生。其延时相位τ与延时电路的延时相位τ相匹配，因此窄脉冲延时电路与延时电路共用第二寄存器进行管理。

本发明实施例的光开关结构如图9所示。由于光开关的容性特征，其在电路上表现为阻容的串联集合。光开关与第一窄脉冲生成电路、窄脉冲延时电路相连。为使得光开关能产生理想的光脉冲需要在光开关两端施加推挽式脉冲信号。本发明采用差分输出方案来获得所需驱动波形：即在光开关的两极分别加入从第一窄脉冲生成电路得到的窄脉冲信号，以及从窄脉冲延时电路得到的延时窄脉冲信号，窄脉冲信号和延时窄脉冲信号是两个频率相等、相差τ相位的正脉冲，两路脉冲分别接入光开关的两端差分输出推挽式窄脉冲信号，从而获得与引入负脉冲同样的效果。该方案的应用有效的规避了负脉冲产生的需要，从而无需引入负电压，简化电路复杂度，提高了集成度，并且取消了两路信号线与的过程，实现相位差的精确同步。

下面以1.8v电源电压，4GHz时钟频率的输入条件下产生宽度为25ps，正负脉冲幅值相等的推挽式正负脉冲为例，即f＝4GHz、τ＝12.5ps，对本实施例进行说明。图10是本发明面向硅光开关的可集成推挽式窄脉冲驱动器工作的时序和波形图。

1、本发明面向硅光开关的可集成推挽式窄脉冲驱动器输入如图10所示、频率为4GHz、幅值为1.2v的时钟信号，低驱动能力的时钟信号经由时钟增强电路输出驱动能力增强、幅值为1.6v的增强时钟信号。其幅值较电源电压略有下降，在于较大驱动电流下PMOS管具有一定压降。

2、由于需要生成脉宽τ＝12.5ps的窄脉宽信号，设定时钟延时电路为3级反相器，即K1＝3，时钟增强电路产生的增强时钟信号经由延时电路，获得如图10所示、延时相位τ＝12.5ps的延时时钟信号。

3、增强时钟信号与延时τ＝12.5ps相位的延时时钟信号分别输入到第一窄脉冲生成电路和第二窄脉冲生成电路，得到两路频率f＝4GHz、脉冲宽度τ＝12.5ps、幅值相等的窄脉冲信号。设定两个窄脉冲生成电路参数一致，均为1.8v工作电压水平。

4、由于第二寄存器已设定好，窄脉冲延时电路将第二窄脉冲生成电路输出的窄脉冲信号延时与脉宽宽度相等的时间，即τ＝12.5ps个相位。

5、第一窄脉冲生成电路生成的窄脉冲信号与窄脉冲延时电路产生的延时τ＝12.5ps的窄脉冲信号经由差分输出的方式连接到负载光开关的两端，即在光开关上形成频率为4GHz，宽度为25ps，正负脉冲幅值相等的推挽式正负驱动脉冲，从而驱动光开关产生频率为4GHz、宽度约12.5ps的窄脉冲。

通过仿真可以直观的展示推挽式正负脉冲的波形，其中仿真环境如下所示：

(1)仿真平台：HSPICE电路模拟程序和SPICE EXPLORE波形观察工具；

(2)电路工艺：SMIC 65nm CMOS工艺；

(3)时钟频率：4GHz；

(4)电源电压：2v。

图11显示了本发明面向硅光开关的可集成推挽式窄脉冲驱动器的输出波形(a)和驱动光开关产生的窄脉冲波形(b)。由图可知，其生成窄脉冲驱动波形峰峰值为2.4v，脉冲宽度为24.5ps，驱动光开关产生的脉冲宽度为12.5ps，仿真结果达到设计预期。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种面向硅光开关的可集成推挽式窄脉冲驱动器，包括时钟增强电路、延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路、第一寄存器、第二寄存器、窄脉冲延时电路和光开关，其特征在于，

所述时钟增强电路结构为采用低阈值NMOS管与PMOS管构成的反相器；时钟增强电路与延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路相连；时钟增强电路从输入端接收时钟信号，对时钟信号增强后，将增强后的时钟信号输出给延时电路、第一窄脉冲生成电路、第二窄脉冲生成电路；

所述延时电路与时钟增强电路、第二寄存器、第一窄脉冲生成电路、第二窄脉冲生成电路相连；延时电路从时钟增强电路接收增强时钟信号，产生τ相位的延时，然后把延时时钟信号输出给第一窄脉冲生成电路和第二窄脉冲生成电路；

所述第一窄脉冲生成电路和第二窄脉冲生成电路为两个结构关系完全相同的窄脉冲生成电路；第j窄脉冲生成电路使用高阈值PMOS与低阈值NMOS，j＝1,2；第j窄脉冲生成电路由n个参数不同的与门构成，n个与门之间相互没有连接，分别记为第一与门And1、第二与门And2、…、第i与门Andi、…、第n与门Andn，n为整数，n值由第一寄存器设定可调，i为整数，1≤i≤n；第一窄脉冲生成电路与时钟增强电路和延时电路、光开关相连，第一窄脉冲生成电路从时钟增强电路和延时电路接收增强时钟信号和延时时钟信号，根据第一寄存器设置的i值选取第i与门，产生频率为f，宽度为τ的窄脉冲信号，然后将生成的窄脉冲信号发送给光开关；第二窄脉冲生成电路与时钟增强电路、延时电路、窄脉冲延时电路相连，第二窄脉冲生成电路从时钟增强电路和延时电路接收增强时钟信号和延时时钟信号，根据第一寄存器设置的i值选取第i与门，通过第i与门产生频率为f，宽度为τ的窄脉冲信号，然后将生成的窄脉冲信号发送给窄脉冲延时电路；

所述窄脉冲延时电路与延时电路结构相同；窄脉冲延时电路与第二窄脉冲生成电路、光开关相连，窄脉冲延时电路从第二窄脉冲生成电路接收窄脉冲信号，产生τ相位的延时，得到延时窄脉冲信号输出给光开关；

所述光开关与第一窄脉冲生成电路、窄脉冲延时电路相连；光开关的两极分别加入从第一窄脉冲生成电路得到的窄脉冲信号，以及从窄脉冲延时电路得到的延时窄脉冲信号，光开关输出推挽式窄脉冲信号。

2.如权利要求1所述的面向硅光开关的可集成推挽式窄脉冲驱动器，其特征在于，所述延时电路由K1个反相器级联组成，K1为整数，根据第二寄存器中存储的K1值设置K1个反相器级联组成延时电路，产生τ相位的延时，其中τ<1/2f，τ的最小值取决于单级反相器的最小延时时间。

3.如权利要求1至2中任意一项所述的面向硅光开关的可集成推挽式窄脉冲驱动器，其特征在于，所述光开关类型为马赫-曾德尔调制器，所述光开关在电路上为电阻R和电容C串联的集合。