CN106229271A - 一种dip多芯片封装引线框及其封装方法 - Google Patents
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Abstract
本发明公开了一种DIP多芯片封装引线框及其封装方法，包括引线框本体和基岛，所述引线框内设置有多列框架单元组，所述框架单元组包括多个框架单元，所述框架单元一侧分布有第一引脚至第八引脚，框架单元另一侧对称设置有第九引脚至第十六引脚；所述框架单元内沿引脚排列方向依次设置有第一副基岛、主基岛和第二副基岛，采用本发明所述的封装引线框能够将控制芯片与多个三极管或MOS管等场效应管的集成封装，实现电源管理、信号控制及终端处理的系统级功能，为实现终端产品的多功能化、小型化创造了条件。
Description
技术领域
本发明涉及集成电路封装技术领域，具体涉及一种DIP多芯片封装引线框及其封装方法。
背景技术
DIP封装，也叫双列直插式封装技术，指采用双列直插式封装的集成电路芯片，绝大多数中小规模集成电路（IC）均采用此种封装形式，其引脚数较少，一般不会超过100个，采用DIP封装的CPU芯片通常有两排引脚，采用直插到具有DIP结构的芯片插座上，或直接插在具有相同焊孔数和几何排列的电路板上进行焊接。
目前，行业应用较多的DIP封装引线框架，主要以单基岛引线框架为主，单基岛引线框架，结构单一，不能用于多用途、大规模系统集成器件开发。整机集成时，需要几颗器件才能完成此电路功能的实现，从而增加了上板的面积，导致电子终端产品无法实现小型化、轻便化；而且整机功率损耗也会大大增加。
公开号为CN104934405A的中国发明专利于2015年9月23日公开了一种基于DIP多基岛的引线框架及其制造封装件的方法，引线框架包括设有多列第一框架单元组合多列第二框架单元组的框架本体，两种框架单元组间隔设置，框架单元设有三个基岛，其中两个基岛通过栅条与该框架单元的四个内引脚相连，且该两个基岛位于第三个基岛和栅条之间；该第三个基岛通过连接条连接框架本体边框；框架单元中朝向相邻框架单元的内引脚与该相连卡框架单元朝向该框架单元的内引脚交错设置。该发明所述的引线框能够有效提高产品的集成度、封装成品率及可靠性。
发明内容
针对现有技术中存在的结构单一，不能用于多用途、大规模集成器开发的缺陷，本发明公开了一种DIP多芯片封装引线框及其封装方法，采用本发明能够有效提高产品的集成度，实现集电源管理、信号控制及终端处理于一体的系统级功能，达到提高封装芯片集成度、降低终端产品外形尺寸的目的。
一种DIP多芯片封装引线框，包括引线框本体，所述引线框本体内设置有多列框架单元组，所述框架单元组包括多个框架单元，其特征在于：所述框架单元一侧设置有第一引脚至第八引脚，框架单元另一侧设置有第九引脚至第十六引脚，所述框架单元内沿引脚排列方向依次设置有第一副基岛、主基岛和第二副基岛，所述第一副基岛和第二副基岛分别通过引线框上载体和引线框下载体与引脚相连。
所述第八引脚和第九引脚与第一副基岛直接连接，所述第一引脚和第十六引脚与第二副基岛直接连接。
所述主基岛用于安装主控芯片，所述第一副基岛和第二副基岛用于安装三级管或MOS管等场效应管。
所述引脚、引线框上载体和引线框下载体均设置有锁脚孔。
所述相邻框架单元组之间的引脚相互交错设置。
所述一种DIP多芯片封装引线框封装方法包括以下步骤：
A、对晶圆进行减薄切削，保证得到表面粗糙度为Ra0.04-Ra0.07的晶圆；
B、在晶圆上进行划片，得到主控芯片、三极管或MOS管；
C、先在第一副基岛和第三副基岛上粘贴三极管或MOS芯片，第一副基岛和第二副基岛上粘贴完成后再在主基岛上粘贴主控芯片；粘贴完成后进行前固化烘烤；
D、首先将主控芯片分别与第十二引脚和第十三引脚的连接线焊接，再将主控芯片依次与第十一引脚、第十四引脚、第四引脚和第六引脚的连接线焊接；完成以上焊接后，将任一三极管或MOS管的S极与主控芯片焊接，再将该三级管或MOS管的G级与主控芯片焊接，最后按上述方法完成另一三极管或MOS管与主控芯片的焊接；
E、塑封、后固化烘烤；
F、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在7-15μm；
G、打标、冲切成型；
H、采用DIP封装产品测试方法测试，挑选出不良品；
I、对产品外观尺寸进行检测，选出合格品后包装等待出货。
所述步骤C的前固化烘烤的烘烤温度165℃-180℃恒温烘烤，并通入保护氮气，氮气流量为40-60L/min，烘烤时间为40分钟-1.5小时；所述步骤D的后固化烘烤为165℃-180℃的真空烘烤，烘烤时间为4-6小时。
所述步骤C的主控芯片采用导电胶粘贴在引线框主基岛上，三级管或MOS管采用导电胶粘贴在第一副基岛和第二副基岛上。
与现有技术相比，本发明具有一下有益效果：
1、本发明通过在框架单元内设置用于安装主控芯片的主基岛，用于安装三极管或MOS管的第一副基岛和第二副基岛，实现了将主控芯片与多个三极管、MOS管等场效应管的集成封装，在一个封装器件上实现电源管理、信号控制和终端处理的系统级功能，从而减少终端集成电路板的面积，为实现产品的多功能化及小型化创造了条件。
2、本发明将主控芯片与三极管和MOS管等分别安装与不同的基岛上，减小了不同电子器件之间的相互干扰，提高了工作稳定性；在同一个封装器件中封装多个芯片，芯片之间的连线减少，降低了功率损耗，同时解决了电信号传输的延时问题。
3、本发明的第八引脚和第九引脚直接连接于第一副基岛，第一引脚和第十六引脚直接连接于第二副基岛，扩大了引线框上载体和下载体的面积，提高与第一副基岛和第二副基岛的散热能力，确保封装器件在封装多个三极管或MOS管后仍然能够快速散热，保持稳定的工作状态。
4、本发明所述引脚、框架上载体和框架下载体上均设置有锁脚孔，在注塑封装时，塑封料从锁脚孔穿过，使塑封料和引线框架能够更加紧密的结合在一起，避免在冲切成型时管脚被机械应力拉裂。
5、本发明在封装时，首先粘贴第一副基岛与第二副基岛上的三极管或MOS管，再将主控芯片粘贴到主基岛上，防止粘贴三极管或MOS管时粘胶飞溅到主控芯片上导致主控芯片短路，保证主控芯片封装后能够正常运行。
6、本发明在封装时首先将主控芯片与第十二引脚与第十三引脚的地线相连；连接主控芯片与三级管或MOS管时，首先将三级管或MOS管的S级与主控芯片焊接，再将三级管或MOS 管的G级与主控芯片焊接，达到降低外界静电对芯片的不良影响，保护芯片电路的目的。
附图说明
图1为本发明引线框结构示意图；
图2为本发明框架单元结构示意图；
附图标记：1、第一副基岛，2、主基岛，3、第二副基岛，4、引线框上载体，5、引线框下载体，6、锁脚孔，A1、第一引脚，A2、第二引脚，A3、第三引脚，A4、第四引脚，A5、第五引脚，A6、第六引脚，A7、第七引脚，A8、第八引脚，A9、第九引脚，A10、第十引脚，A11、第十一引脚，A12、第十二引脚，A13、第十三引脚，A14、第十四引脚，A15、第十五引脚，A16、第十六引脚。
具体实施方式
下面将通过具体实施例对本发明作进一步说明：
实施例1
本实施例公开了一种DIP多芯片封装引线框架，如图1所示，包括引线框本体和基岛，所述引线框本体内设置有多列框架单元组，所述框架单元组内并列设置有多个框架单元，所述框架单元的一侧设置有第一引脚A1至第八引脚A8，框架单元另一侧对称设置有第十六引脚A16至第九引脚A9；所述框架单元内沿引脚排列方向依次设置有第一副基岛1、主基岛2和第二副基岛3；所述主基岛2与第四引脚A4、第五引脚A5、第十二引脚A12和第十三引脚A13相连，第一副基岛1通过引线框上载体4与第六引脚A6至第十一引脚A11相连，第二副基岛3通过引线框下载体5与第一引脚A1至第四引脚A4和第十三引脚A13至第十六引脚A16相连。
所述第八引脚A8和第九引脚A9直接连接于第一副基岛1，所述第一引脚A1和第十六引脚A16直接连接于第二副基岛3。
所述主基岛2用于安装主控芯片，所述主控控制集成电路IC芯片，所述第一副基岛1和第二副基岛3用于安装三级管或MOS管等场效应管。
所述引脚、第一副基岛1和第二副基岛2上均设置有锁脚孔。
所述相邻框架单元组之间引脚相互交错设置。
实施例2
根据实施例1所述的一种DIP多芯片封装引线框，本发明还提供了该引线框的封装方法，包括以下步骤：
A、使用专用晶圆减薄机对晶圆进行减薄切削，得到表面粗糙度为Ra0.04的晶圆；
B、采用专用晶圆划片机在6-12英寸的晶圆上进行划片，得到主控芯片、三极管或MOS管；
C、先在第一副基岛和第二副基岛上采用芯片贴片机粘贴三极管或MOS管，第一副基岛和第二副基岛粘贴完成后再在主基岛上粘贴主控芯片，主控芯片与主基岛之间的使用导电胶粘贴；粘贴完毕后送入烤箱内进行固化烘烤，烘烤温度165℃恒温烘烤，并通入保护氮气，氮气流量为40L/min，烘烤时间为1.5小时；
D、首先将主控芯片分别与第十二引脚和第十三引脚的连接线焊接，再将主控芯片依次与第十一引脚、第十四引脚、第四引脚和第六引脚的连接线焊接；完成以上焊接后，将任一三极管或MOS管的S极与主控芯片焊接，再将该三极管或MOS管的G级与主控芯片焊接，最后按上述方法完成另一三极管或MOS管与主控芯片焊接；
E、塑封、完成塑封后送入真空烘烤箱烘烤，烘烤温度为165℃，烘烤时间为6小时；
F、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在7μm；
G、根据产品名称及标记要求，采用激光蚀刻的方式在产品表面打上印记，以示区分；
H、通过冲切支撑筋、打凹成型、分离等工序使封装件分离成单颗封装件；
I、采用DIP封装产品测试方法测试，挑选出不良品；
J、对产品外观尺寸进行检测，选出合格品后包装等待出货。
实施例3
根据实施例1所述的一种DIP多芯片封装引线框，本发明还提供了该引线框的封装方法，包括以下步骤：
A、使用专用晶圆减薄机对晶圆进行减薄切削，保证得到表面粗糙度为Ra0.05的晶圆；
B、采用专用晶圆划片机在6-12英寸的晶圆上进行划片，得到主控芯片、三极管或MOS管；
C、先在第一副基岛或第二副基岛上采用芯片贴片机粘贴三极管或MOS管，第一副基岛和第二副基岛粘贴完成后再在主基岛上粘贴主控芯片，主控芯片与主基岛之间的使用导电胶粘贴；粘贴完毕后送入烤箱内进行固化烘烤，烘烤温度175℃恒温烘烤，并通入保护氮气，氮气流量为50L/min，烘烤时间为1小时；
D、首先将主控芯片分别与第十二引脚和第十三引脚的连接线焊接，再将主控芯片依次与第十一引脚、第十四引脚、第四引脚和第六引脚的连接线焊接；完成以上焊接后，将任一辅助芯片的S极与主控芯片相连，再将该辅助芯片的G级与主芯片相连，最后按上述方法完成另一辅助芯片与主控芯片的线路连接；
E、塑封、完成塑封后送入真空烘烤箱，烘烤温度为175℃，烘烤时间为5小时；
F、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在12μm；
G、根据产品名称及标记要求，采用激光蚀刻的方式在产品表面打上印记，以示区分；
H、通过冲切支撑筋、打凹成型、分离等工序使封装件分离成单颗封装件；
I、采用DIP封装产品测试方法测试，挑选出其中的不良品；
J、对产品外观尺寸进行检测，选出合格品后包装等待出货。
实施例4
根据实施例1所述的一种DIP多芯片封装引线框，本发明还提供了该引线框的封装方法，包括以下步骤：
A、使用专用晶圆减薄机对晶圆进行减薄切削，保证得到表面粗糙度为Ra0.07的晶圆；
B、采用专用晶圆划片机在6-12英寸的晶圆上进行划片；
C、先在第一副基岛或第二副基岛上采用芯片贴片机粘贴三极管或MOS管，第一副基岛和第二副基岛粘贴完成后再在主基岛上粘贴主控芯片，主控芯片与主基岛之间的使用导电胶粘贴；粘贴完毕后送入烤箱内进行固化烘烤，烘烤温度185℃恒温烘烤，并通入保护氮气，氮气流量为55L/min，烘烤时间为40分钟；
D、首先将主控芯片分别与第十二引脚和第十三引脚的连接线焊接，再将主控芯片依次与第十一引脚、第十四引脚、第四引脚和第六引脚的连接线焊接；完成以上焊接后，将任一三极管或MOS管的S极与主控芯片焊接，再将该三极管或MOS管的G级与主控芯片相连，最后按上述方法完成另一三极管或MOS管与主控芯片焊接；
E、塑封、塑封完成后送入真空烘烤箱，烘烤温度为180℃，烘烤时间为4小时；
F、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在15μm；
G、根据产品名称及标记要求，采用激光蚀刻的方式在产品表面打上印记，以示区分；
H、通过冲切支撑筋、打凹成型、分离等工序使封装件分离成单颗封装件；
I、采用DIP封装产品测试方法测试，挑选出不良品；
J、对产品外观尺寸进行检测，选出合格品后包装等待出货。
Claims (8)
1.一种DIP多芯片封装引线框，包括引线框本体和基岛，所述引线框本体内设置有多列框架单元组，所述框架单元组包括多个框架单元，其特征在于：所述框架单元一侧设置有第一引脚（A1）至第八引脚（A8），框架单元另一侧设置有第九引脚（A9）至第十六引脚（A16）；所述框架单元内沿引脚排列方向依次设置有第一副基岛（1）、主基岛（2）和第二副基岛（3）；所述第一副基岛（1）和第二副基岛（3）分别通过引线框上载体（4）和引线框下载体（5）与引脚相连。
2.根据权利要求1所述的一种DIP多芯片封装引线框，其特征在于：所述第八引脚（A8）和第九引脚（A9）与第一副基岛（1）直接连接，所述第一引脚（A1）和第十六引脚（A16）与第二副基岛（3）直接连接。
3.根据权利要求1所述的一种DIP多芯片封装引线框，其特征在于：所述主基岛（2）用于安装控制集成电路IC芯片，所述第一副基岛（1）和第二副基岛（3）用于安装三级管或MOS管等场效应管。
4.根据权利要求1所述的一种DIP多芯片封装引线框，其特征在于：所述引脚、框架上载体（4）和框架下载体（5）上均设置有锁脚孔（6）。
5.根据权利要求1所述的一种DIP多芯片封装引线框，其特征在于：所述相邻框架单元组相对设置的引脚交错设置。
6.针对权利要求1-5任意一项所述的一种DIP多芯片封装引线框的封装方法，其特征在于包括以下步骤：
A、对晶圆进行减薄切削，保证得到表面粗糙度为Ra0.04-Ra0.07的晶圆；
B、对晶圆上进行划片，得到主控芯片、三极管或MOS管；
C、在引线框第一副基岛和第二副基岛上粘贴三极管或MOS管，两副基岛粘贴完成后再在主基岛上粘贴主控芯片；粘贴完毕后进行前固化烘烤；
D、首先将主控芯片分别与第十二引脚和第十三引脚的连接线焊接，再将主控芯片依次与第十一引脚、第十四引脚、第四引脚和第六引脚的连接线焊接；完成以上焊接后，将任一三极管或MOS管的S极与主控芯片相连，再将该三极管或MOS管的G级与主控芯片相连，最后按上述方法完成另一三极管或MOS管与主控芯片的焊接；
E、塑封、后固化烘烤；
F、纯锡电镀，镀层厚度在7-15μm；
G、打标、冲切成型；
H、采用DIP封装产品测试方法测试，挑选出不良品；
I、对产品外观尺寸进行检测，选出合格品后包装等待出货。
7.根据权利要求5所述一种DIP封装引线框封装方法，其特征在于：所述步骤C的前固化烘烤的烘烤温度165℃-180℃恒温烘烤，并通入保护氮气，氮气流量为40-60L/min，烘烤时间为40分钟-1.5小时；所述步骤E的后固化烘烤为165℃-180℃的真空烘烤，烘烤时间为4-6小时。
8.根据权利要求5所述的一种DIP封装引线框封装方法，其特征在于：所述步骤C的主控芯片通过导电胶粘贴到主基岛（2）上，三级管或MOS管通过导电胶粘贴到第一副基岛（1）和第二副基岛（3）上。
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