CN106206562A - 存储装置及其制造方法 - Google Patents

Abstract

本发明公开了一种具有一个或多个区块的多个存储单元的三维阵列。区块包括多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸。设置这些层以使得半导体条形成多个半导体条叠层以及多个半导体接触垫的一半导体接触垫叠层。并且，多个选择栅极结构设置于半导体条叠层上，且位于半导体条上的半导体接触垫和存储单元之间。再者，这些选择栅极结构中的不同者将半导体条叠层中的不同的半导体条耦合在这些层中的半导体接触垫上。更进一步，一辅助栅极结构设置在半导体条叠层之上，且位于选择栅极结构和半导体接触垫叠层之间。

Description

存储装置及其制造方法

技术领域

本发明涉及一种叠层晶体管结构，例如可用于高密度的三维存储装置，且涉及一种应用此种结构的存储装置。

背景技术

三维(3D)存储装置的特征在于具有多层结构，且各层可包括多个存储单元的一平面阵列。对于特定的三维叠层存储装置而言，多个主动层可包括多个有源条，依有源条的材料可配置为存储单元的位线或字线，并叠层成彼此间隔开来的脊形(ridge-like)结构。这些主动层可以由掺杂(P型或n型)或未掺杂的半导体材料制成。在这种三维存储装置中，多个存储单元可以设置在叠层的位线或字线以及与其交叉的字线或位线的多个交叉点(cross-point)上，以形成一个三维存储阵列。

如上所述的存储装置记载在美国专利第2012/0182806号公开案中，其申请日为2011年4月1日，发明名称为“具有交错记忆串配置及串选择结构的3D存储阵列的存储器结构(Memory Architecture of 3D Array WithAlternating Memory String Orientation and String Select Structures)”，发明人为陈士弘与吕函庭；以及美国专利第8,363,476号公开案，其申请日为2011年1月19日，发明名称为“存储装置、其制造方法与操作方法(MemoryDevice，Manufacturing Method And Operating Method Of The Same)”，发明人为陈士弘与吕函庭。以上两美国专利为本申请案的受让人所共同拥有且在此做为参照(incorporated by reference)并全文引用。上述例子中，有源条(active strips)耦合于各层的接触垫(pad)。接触垫配置成阶梯式(stairstep)结构以提供多个着陆区(landing area)至多个层间导体(interlayer conductor)上。特别对于大型阵列，接触垫的电阻可能相对较高，因而减缓装置的操作。并且，跨过阵列而至各个有源条的多个电流路径可能彼此不同，使得控制电路(control circuitry)及感应电路(sensing circuitry)更为复杂。

图1表示一种三维与非门快闪存储装置100的透视图，其在做为参照并全文引用于此，美国专利第8,503,213B2号案中对其进行了描述。如图1所示的装置100包括交错设置的半导体条和绝缘条的多个叠层。附图中移除了绝缘材料以暴露出更多结构，举例而言，移除了叠层中位于半导体条之间以及半导体条叠层之间的绝缘条。

四个半导体接触垫102B、103B、104B及105B位于由多个主动层所形成的叠层的近端(proximal end)上，而四个半导体接触垫112A、113A、114A及115A位于叠层的远端(distal end)上。然而，主动层及对应的半导体接触垫的数目可以延伸至任意的N层，其中N是大于1的整数。如图所示，三维半导体装置包括以绝缘材料间隔开的多个有源条(例如102、103、104、105)构成的多个叠层。半导体接触垫(例如102B、103B、104B及105B)作为(terminate)对应的多个主动层中的多个有源条的终点。如上所述，半导体接触垫102B、103B、104B及105B电性耦合于多个主动层，以连接于解码电路以在阵列中选择层。半导体接触垫102B、103B、104B及105B可以在主动层图案化时一并图案化，可能的例外情况是用作层间导体(interlayer connector)的连通柱(via)。所述的例子中，各个有源条包括一半导体材料以适于作为一通道区。这些条为脊形(ridge-like)并沿Y轴延伸，如此一来有源条102、103、104、105可以作为多个主体，这些主体包括多个快闪存储单元串的多个通道区，例如是在多个水平(horizontal)与非门串构造中。所述的例子中，存储材料层152涂布多个有源条构成的多个叠层，而在其他实施例中，存储材料层152涂布多个有源条的至少一边侧壁上。在其他实施例中，有源条可以作为垂直与非门串构造的字线。

所述的例子中，有源条构成的各叠层的一端终止于半导体接触垫，而另一端终止于一源极线。因此，有源条102、103、104、105的近端终止于半导体接触垫102B、103B、104B和105B，而通过栅极选择线127后的远端终止于源极线端(119)。有源条112、113、114、115的远端终止于半导体接触垫112A、113A、114A和115A，而通过栅极选择线126后靠近有源条的近端终止于源极线端(例如是源极线128)。

在如图1所示的例子中，多个导体125-1到125-N正交配置在多个有源条构成的多个叠层上。多个导体125-N在由多个叠层所定义出的多个沟槽(trench)中具有与多个有源条构成的叠层共形的多个表面，并且叠层上的有源条102、103、104、105的侧面和导体125-1到125-N(例如是字线或源极选择线)交叉点定义出介面区的多层阵列。如图所示，一硅化物层(例如是硅化钨、硅化钴、硅化钛或硅化镍)154可以形成在导体(例如是字线或源极选择线)的顶表面上。

装置100的一种实施方式中，一多层阵列形成在一绝缘层上，且包括共形于多个叠层的多个字线(导体125-1、...、125-N)。这些叠层包括多个半导体条112、113、114、115位于多层平面中。如图1所示，应用于双数存储页数的字线从整体结构的后面到前面的标号从导体121-1增加到125-N，而针对单数存储页数，字线从整体结构的后面到前面的标号从导体125-N减少到121-1。

一存储材料层设置于半导体条112～115和102～105的表面以及字线(导体125-1～125-N)的交叉点的介面区域处。类似于字线，接地选择线(GSL)126和127共形于多个叠层。

位线和串选择线形成于金属层ML1、ML2和ML3处。位线耦合于一平面解码器(图中未示出)。串选择线耦合于一串选择线解码器(图中未示出)。

接地选择线126、127的栅极结构的图案化可以在定义字线(导体125-1～125-N)的同一个步骤中一起进行。接地选择装置形成于介于多个叠层的平面和接地选择线126、127的栅极结构之间的交叉点处。串选择线(SSL)栅极结构119和109的图案化可以在定义字线125-1～125-N的同一个步骤中一起进行。串选择装置形成于介于多个叠层的平面和串选择线栅极结构119和109之间的交叉点处。这些装置耦合于解码电路，用以选择阵列中特定叠层中的串。

根据实施的方式，记忆材料层152可以包括多层介电电荷储存结构，例如如共同拥有的美国专利第14/309,622号申请案所述，该案件内容将全文引用本文中。举例来说，一个多层电荷储存结构包括一个隧隧穿层、一电荷捕捉层和一阻隔层(blocking layer)，隧穿层包括一氧化硅，电荷捕捉层包括一氮化硅，阻隔层包括一氧化硅。在一些实施例中，介电电荷储存层中的隧隧穿层可以包括具有厚度小于2纳米的一第一氧化硅层、具有厚度小于3纳米的一氮化硅层及具有厚度小于3纳米的一第二氧化硅层。在其他实施例中，存储材料层152可以仅包括一个电荷捕捉层，而不包括任何隧穿层或阻隔层。

在另一实施例中，可采用一反熔丝(anti-fuse)材料，例如是二氧化硅、氮氧化硅或其他硅氧化物，其厚度例如是1～5纳米。也可以采用其他类型的反熔丝材料，例如氮化硅。在采用反熔丝材料的实施方式中，有源条102、103、104、105可以是具有第一导电型(例如是p型)的半导体材料。导体(例如是字线或源极选择线)125-N可以是具有第二导电型(例如是n型)的半导体材料。举例来说，有源条102、103、104、105可以由p型多晶硅制成，而导体125-N可以由相对重掺杂的n+型多晶硅或相对重掺杂的p+型多晶硅制成。在采用反熔丝材料的实施方式中，有源条的宽度必须足够提供空间产生空乏区以达到二极管的操作。因此，三维阵列中的多晶硅条及导体线之间的交叉点形成多个存储单元，这些存储单元包括一整流器，整流器由阴极和阳极之间且具有可编程的反熔丝层的p-n界面所形成。

在其他实施例中，存储材料可以采用不同的可编程电阻存储材料，包括金属氧化物，例如是形成于钨上的氧化钨、掺杂金属氧化物或其他材料。部分这些材料形成的装置可以是可编程的且可以在多重电压或多重电流下抹除，并且可以进行单元内多位元储存的操作。

如图1所示，半导体接触垫102B、103B、104B和105B耦合于装置中对应的层中多个有源条的一侧上，例如是经由形成一连续的图案化半导体层而完成。在一些实施方式中，接触垫可以耦合于对应的层中多个有源条的两侧上。在其他实施方式中，接触垫可以经由其他材料与结构连接至有源条，以达成装置操作所需的电压及电流的电性连通。并且，半导体接触垫102B、103B、104B和105B中除了最底层之外，包括多个开口102C1、102C2、103C1、103C2、104C或接点，开口或接点暴露底下接触垫上的着陆区，并形成一个阶梯状结构。开口定义接触垫上的多个内周围。

图1所示的插页式的图案(interleaved pattern)仅是一个例子，也可能不一定应用于本技术的其他实施方式中。此种实施方式的一个例子例如是三维与非门快闪存储阵列结构中的半导体接触垫和串选择结构都设置在区块的同一侧上。

发明内容

本发明描述了一种具有一个或多个区块的多个存储单元的三维阵列。区块包括多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸。设置这些层以使得半导体条形成多个半导体条叠层以及多个半导体接触垫的一半导体接触垫叠层。并且，多个选择栅极结构设置于半导体条叠层之上，且位于半导体条上的半导体接触垫和存储单元之间。这些选择栅极结构中的不同者将半导体条叠层中的不同的半导体条耦合于这些层中的半导体接触垫。更进一步，至少一辅助栅极结构设置于半导体条叠层之上，且位于选择栅极结构和半导体接触垫叠层之间。一些实施例中，辅助栅极结构包括一水平部分，水平部分在半导体接触垫的至少一侧重叠。

偏压电路可以连接至辅助栅极结构。偏压电路对地址进行回应而在选择栅极结构开启时施加一栅极电压以选择一区块中的一存储单元。施加一栅极电压至辅助栅极结构可以导致一局部反转通道(local inversion channel)(例如是增加电荷载子的浓度)形成于靠近辅助栅极结构的多个半导体条中，且降低半导体条上的半导体接触垫至存储单元的电流路径的阻值。半导体接触垫可包括用于多个层间导体的多个着陆区，且可包括多个开口位于多个半导体接触垫形成的一叠层中，开口提供多个连通柱以着陆区在这些半导体接触垫上连接这些着陆区，从而上覆(overly)导体。更进一步，位于这些着陆区中的多个区域的掺杂浓度高于半导体接触垫中的多个其他区域的掺杂浓度。

半导体条可包括多个与非门串通道。多个字线可上覆这些半导体条叠层，字线可包括位于叠层之间的多个垂直栅极结构。在一些实施例中，一介质电荷储存层至少设置于位于垂直栅极结构和半导体条之间的多个叠层的多个侧壁上。类似地，辅助栅极结构可包括一导体，导体上覆多个半导体条叠层，而垂直栅极结构位于这些半导体条叠层之间，且介质电荷储存层可以设置为一栅极介电层并位于垂直栅极结构和半导体条之间。

一些其他实施例中，辅助栅极结构包括一导体，导体上覆多个半导体条叠层，而垂直栅极结构位于这些半导体条叠层之间，且一栅极介电层位于垂直栅极结构和半导体条之间。

在一些其他实施例中，辅助栅极结构的至少一侧以一栅极介电层和多个半导体接触垫分隔开来，且在偏压下可在这些半导体接触垫的一侧诱发一反转通道。

在更进一步的其他实施例中，阵列包括一个或多个侧向辅助栅极结构，侧向辅助栅极结构连接至选择栅极结构。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附附图，作详细说明如下。

附图中类似的标号用来标示不同示意图中的类似部分。并且，附图上的尺寸比例并非按照实际产品等比例绘制，而是用以强调本发明的技术特征。以下参照所附附图详细叙述本发明的不同实施例。

附图说明

图1表示一种三维与非门快闪存储阵列结构的透视图，其中三维与非门快闪存储阵列结构包括用于多个层间接触导体的多个半导体接触垫；

图2表示一种设置于叠层之上且位于选择栅极结构和半导体接触垫叠层之间的辅助栅极结构(AG)的透视图；

图3表示一种设置于叠层之上且位于选择栅极结构之间的侧向辅助栅极结构(LAG)的侧视图；

图4A为如图2所示的三维与非门快闪存储阵列的示意图；

图4B为如图4A所示的示意图的放大图，且用来描述如图2所示的三维与非门快闪存储阵列的节距(pitch)和单元(cell)尺寸；

图5A为电流-电压(Id-Vg)特征曲线图，用以叙述一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征。

图5B为电流-电压(Id-Vg)特征曲线图，用以叙述一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征；

图5C为不同结晶硅形式的饱和电流(Id_sat)相对于存储页(memorypage)的曲线图；

图6A为一种三维与非门快闪存储阵列的示意图，其中三维与非门快闪存储阵列的半导体接触垫是完全且均匀地掺杂；

图6B～6D描述了掺杂一种三维与非门快闪存储阵列的半导体接触垫的影响的示意图，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构；

图6E为不同结晶硅形式且具有不同掺杂浓度的饱和电流(Id_sat)相对于存储页(memory page)的曲线图；

图6F为曲线图，用以描述掺杂浓度相对于存储页0的饱和电流(Id_sat)/存储页14的饱和电流(Id_sat)的比例关系；

图7A为电流-电压(Id-Vg)特征曲线图，用以叙述一种包括至少一个辅助栅极结构及64个字线的三维与非门快闪存储阵列的电性特征；

图7B为三维与非门快闪存储阵列不同介面捕捉浓度(interface trapdensity)的饱和电流(Id_sat)相对于存储页(memory page)的曲线图，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构及64个字线；

图8A～8D描述了改变一种三维与非门快闪存储阵列的辅助栅极结构和着陆区之间的偏移距离的影响的示意图；

图8E为三维与非门快闪存储阵列不同存储页的饱和电流(Id_sat)相对于偏移距离(offset distance)的曲线图，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构；

图9A～9B为电流-电压(Id-Vg)特征曲线图，用以叙述一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列不同存储页的不同辅助栅极结构偏压的电性特征；

图9C为三维与非门快闪存储阵列不同存储页的饱和电流(Id_sat)相对于辅助栅极结构偏压(AG bias)的曲线图，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构；

图10为本发明的一实施例的一集成电路的简化方块图。

【附图标记说明】

100：装置

102、103、104、105、112、113、114、115：有源条

102B、103B、104B、105B、112A、113A、114A、115A、245、246、247、248：半导体接触垫

102C1、102C2、103C1、103C2、104C：开口

109、119：串选择线栅极结构

125-1～125-N：导体

126、127：栅极选择线

128：源极线

152：记忆材料层

154：硅化物层

191：层间导体

200、300、400A、400B、500A、500B、500C、600A、600B、600C、600D、600E、600F、700A、700B、800A、800B、800C、800D、900A、900B、900C：图

202、203、204、205、317、318：叠层

212：辅助栅极结构

213：垂直部分

214：水平延伸部分

220、222、224、226、310、312、314、320、322、324、326：绝缘条

221、223、225、227、309、310、311、312、313、314、315、316、319、321、323、325：半导体条

228：导体

232：介质电荷储存层

233、234、235、236：着陆区

237、238、239、240、241、242、243、244、410：区域

270：沟槽

302、402、406：接地选择线栅极结构

305：源极接触点

306：接触插塞

308a、308b、408：串选择线栅极结构

327、328：侧向辅助栅极结构

404、1062：字线

1058：平面解码器

1059：位线

1060：存储阵列

1061：列解码器

1063：行解码器

1064：串选择线

1065、1067：汇流排

1066、1068：区块

1069：偏压设置状态机器

1070：辅助栅极结构解码器

1071：数据输入线

1072：数据输出线

1074：其他电路

1075：集成电路线

A、B、C、D：曲线

Loffset：偏移距离

ML1、ML2、ML3：金属层

具体实施方式

以下提出各种实施例搭配附图进行详细说明。以下实施例所提出的细部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。本发明的保护范围当视后附的权利要求书所界定的范围为准。具有本领域通常知识者可以依据实际实施方式的需要对这些步骤及结构细节加以修饰或变化。不同实施例中的相似元件以相似的元件符号标示。

图2为一种三维与非门快闪存储阵列的透视图200，三维与非门快闪存储阵列包括一辅助栅极结构212，辅助栅极结构212设置于多个叠层202、203、204、205之上、且位于多个选择栅极结构(例如406、408)和多个半导体接触垫245、246、247、248的一叠层之间。如图2所示的实施例中，可以采用串选择线/接地选择线搭配氧氮氧(SSL/GSL ONO)的方式。

如图2所示，阵列在多个水平面(level)上包括多个半导体条(例如221、223、225和227)，而形成多个叠层202、203、204、205。半导体条包括以半导体材料制成的薄膜条用于作为与非门串的通道。半导体条可以是轻掺杂的n型或p型或者完全为掺杂，如此可以作为存储单元的通道。举例而言，半导体条221、223、225、227可以相对低浓度的杂质轻度掺杂，例如具有掺杂浓度为大约10¹⁵cm^-3，或者也可以是一个内部未掺杂的半导体材料。

半导体条叠层202、203、204、205包括交错设置的多个半导体条和多个绝缘条。一实施例中，叠层202包括交错设置的多个半导体条221、223、225、227和多个绝缘条220、222、224、226，而叠层205包括交错设置的半导体条229和绝缘条228。一实施例中，绝缘条的侧边相对于半导体条的侧边凹陷(recessed)，如此则叠层的至少一侧包括多个凹陷，这些凹陷位于多个半导体条之间。

各个半导体条叠层202、203、204、205的一端终止(terminate)于多个半导体接触垫构成的一叠层处，而另一端终止于一源极线。举例而言，半导体条221、223、225、227的近端(proximal end)终止于半导体接触垫245、246、247、248构成的叠层处，而通过接地选择线的栅极结构(例如是406)后半导体条的远端终止于源极线端(图中未示出)。

半导体接触垫245、246、247、248的叠层构成半导体条的终点，例如是半导体条221、223、225、227。半导体接触垫245、246、247、248电性耦合于不同的位线以连接解码电路至阵列中的选择的平面。这些半导体接触垫245、246、247、248的图案化可以在定义多个脊形叠层(ridge-shaped stack)时同时进行。

阵列中各个区块的半导体接触垫245、246、247、248可以配置在一阶梯式结构中，类似于图1所示，并具有着陆区233、234、235、236用于设置在阶梯式结构的每个阶梯上的连续的各个位线。半导体接触垫245、246、247、248的叠层可以配置成一个简单的阶梯图案或其他适合的图案。层间导体(例如191)耦合于半导体接触垫245、246、247、248以上覆图案化导体层(例如是如图1所示的ML3)中的多个位线。上覆的位线连接至用来支援三维垂直栅极存储阵列的周边电路。举例而言，多个层间导体可以耦合于半导体接触垫245、246、247、248以上覆连接至页缓冲器的多个图案化导体层。页缓冲器可以储存写入或读取自三维垂直栅极存储阵列中选择的存储单元的数据。

着陆区233、234、235、236自半导体接触垫245、246、247、248的叠层中的多个开口之下暴露出来，半导体接触垫245、246、247、248的叠层提供多个连接柱以连接半导体接触垫和上覆的导体。导体接触垫245、246、247、248可以经由一次或多次的图案化和蚀刻制程而形成，其中采用一遮罩层(masking layer)的递减高度来形成各个暴露的着陆区。阶梯式结构的多种制作方式的细节例如描述于本申请案的受让人所共同拥有的美国第8383512号专利案中，其申请日为2011年5月14日，发明名称为“多层连接结构的制造方法(Method for Making Multilayer ConnectionStructure)”，发明人为陈士弘、吕函庭、李鸿志及杨金成，此专利案在此做为参照(incorporated by reference)并全文引用。

一实施例中，相较于半导体接触垫245、246、247、248的区域241、242、243、244，着陆区233、234、235、236中的区域237、238、239、240具有较高的掺杂浓度。根据一些实施例，可以经由对着陆区233、234、235、236以杂质进行注入杂质工艺(implanting impurities)而完成。一实施例中，杂质可以与半导体条221、223、225、227或与半导体接触垫245、246、247、248具有相同的导电型(n型或p型)。另一实施例中，杂质可以与半导体条221、223、225、227或与半导体接触垫245、246、247、248具有不同的导电型。四个主动层中的四个半导体接触垫245、246、247、248和对应的有源条层中的叠层202、203、204、205如图所示，其中半导体接触垫245、246、247、248的叠层为前置式(front-facing)。半导体接触垫之间的绝缘条未绘示于附图中以更清楚呈现结构特征。

一实施例中，以一个或多个倾斜的入射角度将杂质成分导入接触垫的外周围区中以进行注入，其中此倾斜角例如是相对于基板表面法线(normalsubstrate surface)的0、45或89度，通常称做倾斜角(tilt angle)。注入时，在叠层202、203、204、205底部的基板也可以在XY平面旋转，使得杂质离子可以经由相对于基板的晶面(crystal plane)的一个或多个入射角度(旋转角(twist angle))入射。在不同实施例中，倾斜角、旋转角、离子强度及其他因素均可以适当选择，而使得着陆区233、234、235、236中的区域237、238、239、240形成具有较低的阻值，因此一些实施例中，半导体接触垫245、246、247、248可以不以逐层掺杂(layer-by-layer doping)的方式制作。

并且，可以在以一遮罩层覆盖叠层202、203、204、205时注入杂质，如此则注入工艺不会实质上改变主动层中的有源条材料的阻值。

介质电荷储存层232可以是多层介电层，例如是氧氮氧(ONO)介电材料，可以用于存储单元的电荷储存。一个小的侧壁凹陷可以经由最佳化工艺而得到。根据一实施例，共形(conformal)的氧氮氧结构沉积在半导体条221到227的侧壁上。另一实施例中，在字线形成之前，介质电荷储存层232至少沉积在多个叠层的多个侧壁上。

如图200所示的三维与非门快闪存储阵列也可以包括一个辅助栅极结构212，邻近半导体接触垫245、246、247、248设置。辅助栅极结构212和半导体接触垫之间的距离非常小，仅由介质电荷储存层232将此两者隔开。一实施例中，辅助栅极结构212正交配置于半导体条叠层202、203、204、205上。另一实施例中，辅助栅极结构212具有一表面共形于半导体条叠层202、203、204、205且填满叠层202、203、204、205所定义的多个沟槽(例如270)，且定义叠层202、203、204、205上的半导体材料条的侧表面的交叉点处的介面区的多层阵列。

一些实施例中，辅助栅极结构212包括一垂直部分213，垂直部分213邻接于叠层202、203、204、205的至少一侧，且辅助栅极结构212包括一水平延伸部分214位于垂直部分213的一侧。一些实施例中，水平延伸部分214在半导体接触垫245、246、247、248的至少一侧重叠。又一些实施例中，辅助栅极结构212包括一导体228，导体228上覆半导体条叠层202、203、204、205，且多个垂直栅极结构(例如213)位于叠层之间。再有一些实施例中，介质电荷储存层(例如232)设置为一栅极介电层并位于垂直栅极结构和半导体条之间。

施加一栅极电压至辅助栅极结构212可以导致一局部反转通道(例如是增加电荷载子的浓度)形成于多个半导体条221、223、225、227中，且降低半导体条221、223、225、227上的半导体接触垫245、246、247、248至存储单元的电流路径的阻值。

并且，施加一栅极电压至辅助栅极结构212上，可以立即导致一局部反转通道并降低辅助栅极结构212和半导体接触垫245、246、247、248的叠层之间的区域中的阻值。

再者，施加一栅极电压至辅助栅极结构212，可以立即导致一局部反转通道并降低邻近于辅助栅极结构212的半导体接触垫245、246、247、248的叠层中的区域中的阻值。

由于半导体接触垫245、246、247、248的叠层的阶梯式结构，三维与非门快闪存储阵列的各个水平面上，半导体接触垫245、246、247、248的叠层至半导体条221、223、225、227的电流路径可以是不均匀的负载(load)。辅助栅极结构212经由立即在辅助栅极结构212和半导体接触垫245、246、247、248的叠层之间的区域以及立即在邻近于辅助栅极结构212的半导体接触垫245、246、247、248的叠层中的区域产生反转通道而解决此技术问题。此反转通道降低半导体条221、223、225、227中的阻值，且因而改善半导体接触垫245、246、247、248的叠层至半导体条221、223、225、227的电流路径。

图3为一种三维与非门快闪存储阵列的侧视图300，其中侧向辅助栅极结构327、328设置于叠层(例如317和318)之上且位于接地选择线栅极结构302和串选择线栅极结构308a～308b之间。

在三维存储装置中，例如是如图1所示，可以有一个相对高阻值的通道(例如半导体条112～115和102～05)通过串选择线栅极结构(例如119和109)以及接地选择线的栅极结构(例如126和127)，这会降低三维存储装置的性能。

任一个半导体条叠层耦合于三维与非门快闪存储阵列的半导体接触垫的叠层的两相对侧的其中之一，但不会同时耦合于两侧。在如图1所示的阵列中，一个半导体条叠层具有二相反位向其中之一，二相反位向为半导体接触垫端至源极线端位向或源极线端到半导体接触垫端位向。举例来说，半导体条310、312、314、316的叠层317具有半导体接触垫端至源极线端位向，且半导体条319、321、323、325的叠层318具有源极线端到半导体接触垫端位向。其他实施例中，可以不采用如上所述的插页式的图案，半导体接触垫和串选择结构可以均设置于区块的一侧。

以半导体条上覆半导体条叠层为垂直字线(图中未示出)和垂直接地选择线栅极结构302。串选择线栅极结构308a～308b也上覆半导体条叠层。串选择线栅极结构308a～308b上覆每间隔一个的半导体条叠层的半导体条的顶端，且上覆另外一组每间隔一个的半导体条叠层的半导体条的底端。在此两例子的任一中，串选择线栅极结构308a～308b控制任意半导体条叠层与其对应的半导体接触垫叠层之间的电性连接。

一实施例中，接地选择线栅极结构302和串选择线栅极结构308a～308b可经由各向异性蚀刻(anisotropic etch)形成。等向性蚀刻制作控制良好的型态，如此使得栅极结构的水平延伸部分的外表面相较于悬顶(overhanging)的半导体条309、311、313、315可以是垂直于或接近垂直于的平坦化。

图3呈现串选择线栅极结构308b的一侧沿着叠层而和接地选择线栅极结构302分隔开来。接地选择线栅极结构302可以用来作为接地选择线，串选择线栅极结构308a～308b可以用来作为串选择线。当施加电压至串选择线栅极结构308a～308b以开启串选择线开关(SSL switch)(未包括晶体管)，半导体条中的通道区开启，而诱发半导体条中的反转层。类似地，当施加电压至接地选择线栅极结构302以开启接地选择线开关(GSLswitch)(未包括晶体管)，半导体条中的通道区开启，而诱发半导体条中的反转层。

接触插塞(contact plug)306耦合半导体条至源极接触点(source contact)305。接触插塞306可包括掺杂多晶硅、钨或采用其他垂直互连的技术。虽然图中未示出，接触插塞306接触叠层中的每一层，包括多个半导体条(例如309、311、313、315、319、321、323、325)。一实施例中，接触插塞306和叠层的底部的高度差异在源极接触305、接地选择线栅极结构302和串选择线栅极结构308a～308b之间提供优选的绝缘及工艺窗口(process window)。一实施例中，源极接触305的长度大约是0.12微米，且与具有长度为0.07微米的接触插塞306耦合。

一实施例中，如图3所示的三维与非门快闪存储阵列利用侧向辅助栅极结构327和328降低叠层中的半导体条叠层的阻值，这些叠层包括交错设置的半导体条(例如309、311、313、315、319、321、323、325)及绝缘条(例如310、312、314、320、322、324、326)。此效果可经由分别在接地选择线栅极结构302和串选择线栅极结构308b之间设置侧向辅助栅极结构327和328而达成。当施加电压至侧向辅助栅极结构327和328，具有较低阻值的反转层形成在半导体条中，并位于栅极结构302和308b之下。

侧向辅助栅极结构327和328连接至接地选择线栅极结构302和串选择线栅极结构308b而且可以是接地选择线栅极结构302和串选择线栅极结构308b的延伸部分。不同于接地选择线栅极结构302和串选择线栅极结构308b，侧向辅助栅极结构327和328在半导体条309、311、313、315、319、321、323、325不重叠，因此可以防止接触。

在其他实施例中，施加一栅极电压至侧向辅助栅极结构327和328，可使得一局部反转通道形成在半导体条319、321、323、325的叠层318中、以及邻接于叠层317的源极线端到半导体接触垫端位向。

这些叠层被介电材料所包覆，例如是氧氮氧(ONO)材料，以提供一栅极介电层、并防止叠层中的半导体条和侧向辅助栅极结构327和328产生短路。

图4A绘示如图2所示的三维与非门快闪存储阵列的示意图400A。此装置可以制作为具有43纳米半节距(half-pitch)。此模拟结果中，选择读取中央的字线。图4A的示意图用来模拟制作一个并用来测试的具有四层垂直栅极、薄膜晶体管、带隙工程硅氧化氮氧化硅(BE-SONOS)的电荷捕捉与非门装置。此装置制作为具有75纳米半节距。通道的厚度大约为43纳米。

在如图4A所示的示意图中，半导体条221、223、225、227的叠层202呈现为水平状(horizontal)。在示意图400A中，邻近的半导体条叠层交错配置为具有相反的位向，也就是半导体接触垫端至源极线端位向以及源极线端到半导体接触垫端位向。举例来说，叠层202终止于半导体接触垫245、246、247、248的叠层；其中，邻接于叠层202的叠层(图中未示出)具有的半导体条不终止于半导体接触垫245、246、247、248的叠层而是终止于源极线(图中未示出)。并且，每个相隔一个半导体条叠层的一组半导体条叠层自顶端的半导体接触垫结构走向至底部的源极线。每个相隔一个半导体条叠层的另一组半导体条叠层自顶端的源极线走向至底部的半导体接触垫结构。

半导体条221、223、225、227的叠层202的一端终止于半导体接触垫245、246、247、248的叠层，通过串选择线栅极结构408、接地选择线栅极结构406、字线404、接地选择线栅极结构402，并于另一端终止于一源极线(图中未示出)。半导体条221、223、225、227的叠层202不会到达三维与非门快闪存储阵列的相反端的半导体接触垫的叠层。

一记忆材料层将字线404与半导体条221、223、225、227分隔开来。类似于字线，接地选择线栅极结构406和402共形于多个脊形叠层。

一实施例中，辅助栅极结构212邻接半导体接触垫245、246、247、248而设置。辅助栅极结构212和半导体接触垫之间的距离非常小，仅由介质电荷储存层232将此两者隔开。一实施例中，辅助栅极结构212正交配置于半导体条叠层202上。另一实施例中，辅助栅极结构212具有一表面共形于半导体条叠层202。

施加一栅极电压至辅助栅极结构212可以导致一局部反转通道(localinversion channel)(例如是增加电荷载子的浓度)形成在多个半导体条221、223、225、227中，且降低半导体条221、223、225、227上的半导体接触垫245、246、247、248至存储单元的电流路径的阻值。半导体条221、223、225、227具有半导体接触垫端至源极线端位向。

在所述的实施例中，施加一栅极电压至辅助栅极结构212，可以立即在区域410(如虚线所标示)中导致一局部反转通道，此区域位于邻近辅助栅极结构212的半导体接触垫245、246、247、248的叠层中。

再者，施加一栅极电压至辅助栅极结构212，可以立即导致一局部反转通道并降低邻近于辅助栅极结构212的半导体接触垫245、246、247、248的叠层中的区域中的阻值。

在所述实施例中，施加一栅极电压至辅助栅极结构212可以导致一局部反转通道形成于邻接叠层202(图中未示出)的多个半导体条叠层中，这些叠层具有源极线端到半导体接触垫端位向，并且不终止于半导体接触垫245、246、247、248的叠层，而是终止于源极线(图中未示出)。

图4B绘示如图4A所示的示意图的放大示意图400B，且用来描述如图2所示的三维与非门快闪存储阵列的节距(pitch)和单元(cell)尺寸。相似的元件标号用于本附图中，其相关叙述在此不赘述。图400A和400B的模拟以计算机辅助设计技术(TCAD)进行，模拟工具由Synopsys有限公司提供，其支援存储单元的随机晶界及捕捉位置(random grainboundaries and trap locations)的模拟。

为了简化模拟的结构并提高模拟的效率，采用如图4A所示的具有p型通道掺杂及43纳米的半节距的二维无接面(junction-free)垂直栅极与非门快闪结构来进行模拟。模拟中，p型通道的掺杂浓度为1e¹⁵cm^-3。通道厚度(BL CD)为30纳米。模拟的字线数目为6个，并且具有一个串选择线(SSL)/接地选择线(GSL)。字线的宽度为30纳米，串选择线(SSL)/接地选择线(GSL)的通道宽度为0.25微米。氧氮氧(ONO)结构的厚度为5/7/10纳米或22纳米且具有一个20纳米厚的p+多晶硅栅极。此多晶硅栅极的p型掺杂浓度为5e¹⁹cm^-3。相较于长度为0.3微米的着陆区，长度为0.5微米的半导体接触垫为相对轻掺杂或未掺杂。在其他实施例中，可以采用与上述不同的参数。

关于接面的型态，p+接面用于串选择线(SSL)/接地选择线(GSL)之外，其中与非门阵列内的装置为无接面。为了提取(extract)存储单元的特征，选择读取中央的字线。当选择的单元的改编特征(transfercharacteristics)被读取，施加6V作为通道栅极电压(pass gate voltage)、并设定3V于串选择线(SSL)/接地选择线(GSL)。漏极电压为1V。当漏极电流为100nA时定义V_t为栅极电压。晶界的位置及形状在模拟中设定为随机产生。为了进一步简化晶界效应的分析，至少设定一个人工限制条件(artificial limitation)令晶粒大小为50纳米。在其他实施例中，可以采用其他的不同的人工限制条件，例如可以令晶粒角度(grain angle)为介于±45°之间。

关于介面捕捉浓度(interface trap density)(Dit)，介面捕捉浓度(Dit)定义为位于存储阵列200的两个层的介面处的电子陷阱(electrical trap)的密度。需注意的是，本文中的用语“介面捕捉浓度”和“Dit”表示相同的含义。Dit是重要的参数，因为此参数对于电性载子(electrical carrier)在多层晶片(wafer)的多个层中的迁移率(mobility)有影响。

根据一实施例，辅助栅极结构212可以具有0.13微米的长度及22纳米的宽度。多个着陆区邻近于辅助栅极结构212且位于半导体接触垫245、246、247、248的叠层的周围之内，例如是着陆区233。一实施例中，辅助栅极结构212和着陆区233之间的距离是0.05微米。

在以下的叙述中，以存储单元的性能评估不同的装置参数。请参照图5A～5B，其绘示两种曲线图500A、500B。所有的几何状态(geometriccondition)固定，因此电流-电压(Id-Vg)特征曲线的变异是来自于不同的介面捕捉浓度和随机分布的晶界。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征参照图5A，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图500A呈现了采用具有晶粒尺寸为50纳米的多晶硅以及介面捕捉浓度为5e¹²cm^-2ev^-1对于存储单元性能的影响。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环(program-erase cycling)和传导带(conduction band)。

在图500A中，绘示了三种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、第1个虚线表示存储阵列的存储页数为6的特征曲线、第2个虚线表示存储阵列的存储页数为14的特征曲线。比较这三种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)分别大于存储页6和存储页14的1.5至2.3倍。当施加高于阙值电压(threshold voltage)例如+10V～+15V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征也可以参照图5B，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图500B呈现了采用具有晶粒尺寸为50纳米的多晶硅以及介面捕捉浓度为1e¹³cm^-2ev^-1对于存储单元性能的影响。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图500B中，绘示了五种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、第1个虚线表示存储阵列的存储页数为2的特征曲线、第2个虚线表示存储阵列的存储页数为6的特征曲线、第3个虚线表示存储阵列的存储页数为10的特征曲线、第4个虚线表示存储阵列的存储页数为14的特征曲线。比较这五种特征曲线可看出，流入存储阵列的存储页0的开启电流分别大于存储页2、6、10、14的1至2倍。

三个典型的例子用来评估改变介面捕捉浓度和随机晶界效应的影响。图5C为曲线图500C，描述不同结晶硅形式的饱和电流(Id_sat)相对于存储页(memory page)的关系。在图500C中，具有圆圈的实线曲线A表示对于三维与非门快闪存储阵列的单晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。本实施例中，曲线A是模拟的饱和电流相对于页数的关系，其中通道中不具有晶界。如图5C所示，存储页0的饱和电流大于存储页14的饱和电流1.9倍。

曲线B和C是根据相同的几何状态参数模拟，差别在于晶界和介面捕捉浓度的状态。然而，此两者独特的存储单元特性如下所述。

具有倒三角形的虚线曲线B表示对于三维与非门快闪存储阵列的多晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。此实施例中，多晶硅的介面捕捉浓度为5e12cm^-2ev^-1。需注意的是，存储页0的饱和电流是存储页14的饱和电流的2.3倍。再者，具有方块的虚线曲线C表示对于三维与非门快闪存储阵列的多晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。此实施例中，多晶硅的介面捕捉浓度为1e¹³cm^-2ev^-1。需注意的是，存储页0的饱和电流是存储页14的饱和电流的2.0倍。

因此，存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)随着考虑晶粒尺寸效应而变高。尽管如此，根据其他实施例，当介面捕捉浓度增加时，此偏差减小。图6A～6F描述了注入杂质至三维与非门快闪存储阵列的半导体接触垫的影响，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构。特别地，图6A为存储阵列的示意图600A，其中存储阵列的一个半导体接触垫经由倾斜角阵列注入方式(tilt-angle array implantation)完全且均匀地掺杂。特别地，图6A的示意图用来模拟制作一个并用来测试的具有四层垂直栅极、薄膜晶体管、带隙工程硅氧化氮氧化硅(BE-SONOS)电荷捕捉与非门装置。此装置制作为具有75纳米半节距。通道大约为43纳米的4F²厚度。

并且，在图6A中，以半导体接触垫245的视觉混杂(visual hashing)来描述半导体接触垫的掺杂。本实施例中，选择读取中央的字线。具有限制范围的晶粒尺寸和角度的晶界随机产生。相似的元件标号用于本附图中，其相关叙述在此不赘述。模拟600A以计算机辅助设计技术(TCAD)进行。

请参照图6B～6D，绘示了三种电流-电压(Id-Vg)特征曲线图600B、600C、600D。所有的几何状态(geometric condition)固定，因此电流-电压(Id-Vg)特征曲线的变异来自于不同的掺杂浓度。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征参照图6B，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图600B呈现了以1e¹⁷cm^-3的离子浓度对半导体接触垫进行掺杂的影响。结晶硅的晶粒尺寸为50纳米，介面捕捉浓度为1e¹³cm^-2ev^-1。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图600B中，绘示了三种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、第1个虚线表示存储阵列的存储页数为6的特征曲线、第2个虚线表示存储阵列的存储页数为14的特征曲线。比较这三种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)分别大于存储页6和存储页14的0.1至0.7倍。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征也可以参照图6C，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。图600C呈现了以5e¹⁷cm^-3的离子浓度对半导体接触垫进行掺杂的影响。结晶硅的晶粒尺寸为50纳米，介面捕捉浓度为1e¹³cm^-2ev^-1。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conductionband)。

在图600C中，绘示了三种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、第1个虚线表示存储阵列的存储页数为6的特征曲线、第2个虚线表示存储阵列的存储页数为14的特征曲线。比较这三种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)分别大于存储页6和存储页14的0.1至0.2倍。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征还可以参照图6C，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图600D呈现了以1e¹⁸cm^-3的离子浓度对半导体接触垫进行掺杂的影响。结晶硅的晶粒尺寸为50纳米，介面捕捉浓度为1e¹³cm^-2ev^-1。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图600D中，绘示了三种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、第1个虚线表示存储阵列的存储页数为6的特征曲线、第2个虚线表示存储阵列的存储页数为14的特征曲线。比较这三种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)分别大于存储页6和存储页14的0.1至0.4倍。

四个典型的例子用来评估改变掺杂浓度的影响。图6E为曲线图600E，描述具有不同掺杂浓度的不同结晶硅形式的饱和电流(Id_sat)相对于存储页(memory page)的关系。在图600E中，具有圆圈的实线曲线A表示对于三维与非门快闪存储阵列的结晶硅布植的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)，其中半导体接触垫未掺杂。

曲线B、C、D根据相同的几何状态参数模拟，差别在于掺杂浓度的状态。然而，此三者独特的存储单元特性如下所述。

具有倒三角形的虚线曲线B表示对于三维与非门快闪存储阵列的结晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。此实施例中，以离子浓度1e¹⁷cm^-3掺杂半导体接触垫。

再者，具有方块的虚线曲线C表示对于三维与非门快闪存储阵列的结晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。此实施例中，以离子浓度5e¹⁷cm^-3掺杂半导体接触垫。

更进一步，具有菱形的虚线曲线D表示对于三维与非门快闪存储阵列的结晶硅布植的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)。此实施例中，以离子浓度1e¹⁸cm^-3掺杂半导体接触垫。

图6F为曲线图600F，用以描述掺杂浓度相对于存储页0的饱和电流(Id_sat)/存储页14的饱和电流(Id_sat)的比例关系。当掺杂浓度为0时，存储页0的饱和电流是存储页14的饱和电流的2.0倍。当掺杂浓度为1e¹⁷cm^-3时，存储页0的饱和电流是存储页14的饱和电流的1.3倍。再者，当掺杂浓度为5e¹⁷cm^-3时，存储页0的饱和电流是存储页14的饱和电流的1.65倍。再者，当掺杂浓度为1e¹⁸cm^-3时，存储页0的饱和电流是存储页14的饱和电流的1.59倍。

因此，存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)随着注入使得半导体接触垫的电阻值下降而降低。

由于半导体接触垫245、246、247、248的叠层的阶梯式结构，三维与非门快闪存储阵列的各个水平面上，半导体接触垫245、246、247、248的叠层至半导体条221、223、225、227的电流路径可以是不均匀的负载(load)。当存储页的数目由16增加到32时，不同的电流增加。辅助栅极结构212经由立即在辅助栅极结构212和半导体接触垫245、246、247、248的叠层之间的区域以及立即在邻近于辅助栅极结构212的半导体接触垫245、246、247、248的叠层中的区域产生反转通道而解决此技术问题。此反转通道降低半导体条221、223、225、227中的阻值，且因而改善半导体接触垫245、246、247、248的叠层至半导体条221、223、225、227的电流路径。

图7A为电流-电压(Id-Vg)特征曲线图，用以叙述一种包括至少一个辅助栅极结构及64个字线的三维与非门快闪存储阵列的电性特征。在图700A中，绘示了两种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、虚线表示存储阵列的存储页数为14的特征曲线。比较这两种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)大于存储页14的0.1至0.2倍。当施加高于阈值电压(threshold voltage)例如+10V～+15V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

图7B为三维与非门快闪存储阵列于不同介面捕捉浓度(interface trapdensity)的饱和电流(Id_sat)相对于存储页(memory page)的曲线图，其中三维与非门快闪存储阵列包括至少一个辅助栅极结构及64个字线。如图7B所示的图700B描述不同介面捕捉浓度(interface trap density)的饱和电流(Id_sat)相对于存储页(memory page)的关系。在图700B中，具有圆圈的实线曲线A表示对于三维与非门快闪存储阵列的结晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)，其中介面捕捉浓度为5e¹²cm^-2ev^-1，存储页0的饱和电流大于存储页14的饱和电流1.40倍。

具有倒三角形的虚线曲线B表示对于三维与非门快闪存储阵列的结晶硅注入的存储页0和14之间的饱和电流(Id_sat)偏差(discrepancy)，其中介面捕捉浓度为5e¹²cm^-2ev^-1。需注意的是，存储页0的饱和电流是存储页14的饱和电流的1.37倍。

因此，对于具有64个字线的三维与非门快闪存储阵列，饱和电流(Id_sat)偏差(discrepancy)相对而言和介面捕捉浓度较无关连性。

请参照图8A～8D，绘示了四种电流-电压(Id-Vg)曲线图800A、800B、800C、800D。所有的几何状态(geometric condition)固定，因此电流-电压(Id-Vg)特征曲线的变异来自于不同的辅助栅极结构212和着陆区233之间的偏移距离(offset distance)。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征参照图8A，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图800A呈现了辅助栅极结构212和着陆区233之间的偏移距离的影响。在如图8A所示的实施例中，偏移距离为50纳米。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图8A中，绘示了两种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、虚线表示存储阵列的存储页数为14的特征曲线。比较这两种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)大于存储页14的0.1至0.8倍。当施加高于阙值电压(threshold voltage)例如+10V～+15V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征也可以参照图8B，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图800B呈现了辅助栅极结构212和着陆区233之间的偏移距离的影响。在如图8B所示的实施例中，偏移距离为100纳米。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图8B中，绘示了两种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、虚线表示存储阵列的存储页数为14的特征曲线。比较这两种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)大于存储页14的0.1至0.6倍。当施加高于如第8B图所示的0～6V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征可以参照图8C，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图800C呈现了辅助栅极结构212和着陆区233之间的偏移距离的影响。在如图8C所示的实施例中，偏移距离为150纳米。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图8C中，绘示了两种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、虚线表示存储阵列的存储页数为14的特征曲线。比较这两种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)大于存储页14的0.1至0.4倍。当施加高于如图8C所示的0～6V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列的电性特征可以参照图8D，其呈现存储阵列的栅极电流(Id)相对于漏极电压(Vg)的关系。特别地，图800D呈现了辅助栅极结构212和着陆区233之间的偏移距离的影响。在如图8D所示的实施例中，偏移距离为2000纳米。在其他实施例中，其他的装置特性也可以采用，例如是通道长度、通道宽度、位线电压、编程时间、抹除时间、编程抹除循环和传导带(conduction band)。

在图8D中，绘示了两种电流-电压(Id-Vg)特征曲线：实线表示存储阵列的存储页数为0的特征曲线、虚线表示存储阵列的存储页数为14的特征曲线。比较这两种特征曲线可看出，流入存储阵列的存储页0的开启电流(turn-on current)大于存储页14的0.1至0.2倍。当施加高于如图8C所示的0～6V的一栅极电压而令存储阵列导通(conductive)时，此开启电流表示漏极电流。

曲线A和B根据相同的几何状态参数模拟，差别在于存储页的页数。然而，此两者独特的存储单元特性如下所述。

图8E为存储阵列在不同存储页的饱和电流(Id_sat)相对于偏移距离(offset distance)的曲线图800E。在图800E中，具有圆圈的实线曲线A表示沿着偏移距离为50～200纳米范围的50个单元间距(unit interval)的存储页0的饱和电流(Id_sat)。具有倒三角形的虚线曲线B表示沿着与实线曲线A的相同偏移距离范围的存储页14的饱和电流(Id_sat)。

因此，延长偏移距离Loffset可以更有效率地降低存储页0的饱和电流，因为这造成存储页0相较于存储页14具有较大的串长度。如此一来，根据一实施例，各个存储页之间的饱和电流(Id_sat)偏差(discrepancy)可以随着偏移距离的增加而等比例缩小。

图9A～9B为电流-电压(Id-Vg)特征曲线图900A～900B，用以叙述一种包括至少一个辅助栅极结构的三维与非门快闪存储阵列不同存储页的不同辅助栅极结构偏压的电性特征。如图900A所示，对于三维与非门快闪存储阵列的页0，电流-电压(Id-Vg)特征曲线由辅助栅极结构偏压6V、8V至10V所决定。如图900B所示，对于三维与非门快闪存储阵列的页14，电流-电压(Id-Vg)特征曲线由辅助栅极结构偏压6V、8V至10V所决定。

图9C为存储阵列不同存储页的饱和电流(Id_sat)相对于辅助栅极结构偏压(AG bias)的曲线图900C。在图900C中，具有圆圈的实线曲线A表示沿着辅助栅极结构偏压为6V～10V的范围的2个单元间距(unit interval)的存储页0的饱和电流(Id_sat)，较高辅助栅极结构偏压和较低辅助栅极结构偏压之间的饱和电流偏差为70nA的范围。具有倒三角形的虚线曲线B表示沿着辅助栅极结构偏压为6V～10V的范围的2个单元间距(unit interval)的存储页14的饱和电流(Id_sat)，较高辅助栅极结构偏压和较低辅助栅极结构偏压之间的饱和电流偏差为130nA的范围。

因此，施加一个较大的辅助栅极结构偏压(AG bias)可以用来降低存储页14的半导体接触垫中的无接面区域的阻值，当对于存储页0时仅反转栅极区域的阻值经由此机制降低。如此一来，存储页14的饱和电流大幅改善。

图10为本发明的一实施例的一集成电路的简化方块图。集成电路线1075包括一三维与非门快闪记忆体(存储阵列1060)，其具有例如如图2的结构，例如在一半导体基板上，其中各个主动层上具有较低阻值的接触垫。列解码器1061耦合至多个字线1062，且在存储阵列1060中沿着列设置。行解码器1063耦合多个串选择线1064沿着行设置，这些行对应于存储阵列1060中的叠层，用以从阵列1060中的存储单元读取及编程数据。平面解码器1058耦合多个经由位线1059上的存储阵列1060中的平面。存取应用于汇流排1065至行解码器1063、列解码器1061与平面解码器1058。在本实施例中，感应放大器与数据输入结构在区块1066中经由数据汇流排1067耦合行解码器1063。数据经由数据输入线1071从集成电路1075上的输入/输出接口或从其他内部于或外部于集成电路1075数据的数据源至区块1066中的数据输入结构提供。在所述实施例中，其他电路1074包括在集成电路上，例如为通用处理器(general purpose processor)或特用应用电路系统，或通过与非门快闪存储单元阵列支援提供系统单晶片(system-on-a-chip)功能的模组的组合。数据经由数据输出线1072从区块1066中的感应放大器至在集成电路1075上的输入/输出接口，或至其他内部或外部于集成电路1075的数据终点。

在一实施例中，控制器的实施使用偏压设置状态机(bias arrangementstate machine)1069控制偏压设置提供电压的应用，此应用经由在区块1068中的电压提供或提供器以产生或提供，例如为读取、抹除、编程、抹除确认或编程确认电压。控制器可使用该领域的一般知识者所知的特用逻辑电路系统实施。在其他实施例中，控制器包括一通用处理器，其可实施于相同的集成电路上，此集成电路执行电脑程序以控制或操作装置。在其他实施例中，可利用特用逻辑电路系统与通用处理器的组合来实施该控制器。

辅助栅极结构解码器1070为边压电路且可以连接至包括辅助栅极结构的三维与非门快闪存储阵列1060。一实施例中，辅助栅极结构解码器1070施加一栅极电压以回应于位址而在选择栅极结构开启时选择一区块中的一存储单元。施加一栅极电压至辅助栅极结构可以导致一局部反转通道(例如是增加电荷载子的浓度)形成在靠近辅助栅极结构的多个半导体条中，且降低半导体条上的半导体接触垫至存储单元的电流路径的阻值。

综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种修改与润饰。因此，本发明的保护范围当视随附的权利要求书所界定的范围为准。

Claims (21)

1.一种存储装置，包括：

多个存储单元的一三维阵列，该三维阵列具有一个或多个区块(block)，这些区块包括：

多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸，设置这些层以使得这些半导体条形成多个半导体条叠层以及多个该半导体接触垫的一半导体接触垫叠层；

多个选择栅极结构，设置在这些半导体条叠层上，且位于这些半导体条上的该半导体接触垫和这些存储单元之间，这些选择栅极结构中的不同者将这些半导体条叠层中的不同的这些半导体条与这些层中的这些半导体接触垫耦合；以及

一辅助栅极结构，设置在这些半导体条叠层上，且位于这些选择栅极结构和该半导体接触垫叠层之间。

2.如权利要求1所述的存储装置，其中这些半导体接触垫包括多个着陆区，用于多个层间导体，且该存储装置还包括多个开口位于该半导体接触垫叠层中，这些开口提供多个连通柱(via)以连接这些着陆区在这些半导体接触垫上以上覆(overlie)这些层间导体。

3.如权利要求2所述的存储装置，还包括多个区域位于这些着陆区中，这些区域的掺杂浓度高于这些半导体接触垫中的多个其他区域的掺杂浓度。

4.如权利要求1所述的存储装置，其中这些半导体条包括多个与非门串通道，且该存储装置还包括多个字线，这些字线上覆这些半导体条叠层，这些字线包括多个垂直栅极结构位于这些半导体条叠层之间。

5.如权利要求1所述的存储装置，其中该辅助栅极结构包括一导体，上覆这些半导体条叠层，多个垂直栅极结构位于这些半导体条叠层之间，且该存储装置还包括一介质电荷储存层，该介质电荷储存层设置为一栅极介电层并位于这些垂直栅极结构和这些半导体条之间。

6.如权利要求1所述的存储装置，其中该辅助栅极结构包括一导体，上覆这些半导体条叠层，多个垂直栅极结构位于这些半导体条叠层之间，且该存储装置还包括一栅极介电层，该栅极介电层位于这些垂直栅极结构和这些半导体条之间。

7.如权利要求1所述的存储装置，其中该辅助栅极结构的至少一侧以一栅极介电层和这些半导体接触垫分隔开来，且在偏压下可在这些半导体接触垫的一侧诱发一反转通道。

8.如权利要求1所述的存储装置，其中该辅助栅极结构设置在这些半导体条叠层上，且位于这些选择栅极结构之间。

9.如权利要求1所述的存储装置，还包括一个或多个侧向辅助栅极结构，连接至这些选择栅极结构。

10.一种存储装置的制造方法，包括：

形成多个存储单元的多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸，设置这些层以使得这些半导体条形成多个半导体条叠层以及多个该半导体接触垫的一半导体接触垫叠层；

形成多个选择栅极结构，这些选择栅极结构设置在这些半导体条叠层上，且位于这些半导体条上的该半导体接触垫和这些存储单元之间，这些选择栅极结构中的不同者将这些半导体条叠层中的不同的这些半导体条与这些层中的这些半导体接触垫耦合；以及

形成一辅助栅极结构，该辅助栅极结构位于这些半导体条叠层之上，且位于这些选择栅极结构和该半导体接触垫叠层之间。

11.如权利要求10所述的制造方法，其中这些半导体接触垫包括多个着陆区，用于多个层间导体，且该制造方法还包括在该半导体接触垫叠层中形成多个开口，这些开口用于提供多个连通柱以在这些半导体接触垫上连接这些着陆区，从而上覆这些层间导体。

12.如权利要求11所述的制造方法，其中这些着陆区中的多个区域的掺杂浓度高于这些半导体接触垫中的多个其他区域的掺杂浓度。

13.如权利要求12所述的制造方法，其中以一掺入杂质工艺(implanting impurities)来形成这些着陆区中的具有较高掺杂浓度的这些区域，以降低这些区域的阻值至低于这些半导体接触垫中的这些其他区域的阻值。

14.如权利要求13所述的制造方法，其中该掺入杂质工艺包括以一法线入射角度(normal angle of incidence)将杂质成分导入这些着陆区上。

15.如权利要求10所述的制造方法，其中这些半导体条包括多个与非门串通道，且该制造方法还包括形成多个字线，这些字线上覆这些半导体条叠层，这些字线包括多个垂直栅极结构位于这些半导体条叠层之间。

16.如权利要求10所述的制造方法，还包括：

在形成多个字线之前，在至少这些半导体条叠层的多个侧壁上形成一介质电荷储存层。

17.如权利要求16所述的制造方法，其中该辅助栅极结构包括一导体，上覆这些半导体条叠层，多个垂直栅极结构位于这些半导体条叠层之间，且该介质电荷储存层设置为一栅极介电层并位于这些垂直栅极结构和这些半导体条之间。

18.如权利要求10所述的制造方法，其中该辅助栅极结构的至少一侧以一栅极介电层和这些半导体接触垫分隔开来，且在偏压下可在这些半导体接触垫的一侧诱发一反转通道。

19.如权利要求10所述的制造方法，其中该辅助栅极结构包括一水平部分(horizontal portion)，该水平部分重叠于这些半导体接触垫的至少一侧。

20.如权利要求10所述的制造方法，还包括在这些半导体条叠层之上形成该辅助栅极结构，且位于这些选择栅极结构之间。

21.如权利要求10所述的制造方法，还包括形成一个或多个侧向辅助栅极结构，连接至这些选择栅极结构。