CN106200762A - 一种时钟网络 - Google Patents

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CN106200762A
CN106200762A CN201610466634.5A CN201610466634A CN106200762A CN 106200762 A CN106200762 A CN 106200762A CN 201610466634 A CN201610466634 A CN 201610466634A CN 106200762 A CN106200762 A CN 106200762A
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clock
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frequency
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程世超
李鑫
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Inspur Electronic Information Industry Co Ltd
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Abstract

本发明提供了一种时钟网络，包括：第一时钟源、具有多个用于输出时钟信号的通道的第一buffer；所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源与所述第一buffer相连；所述第一buffer与至少一个目标单元相连；所述第一时钟源向所述第一buffer输出第一时钟信号；所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。本发明提供了一种时钟网络，能够提高可扩展性。

Description

一种时钟网络
技术领域
本发明涉及电子技术领域，特别涉及一种时钟网络。
背景技术
在服务器等设备中，一般需要时钟源为各个芯片以及各个模块提供时钟信号，通过时钟信号才能保证服务器等设备的正常运行。以服务器主板为例，在服务器主板上有CPU、BMC(Baseboard Management Controller，基板管理控制器)等部件，为了给主板上的各个部件提供时钟信号，根据各个部件对时钟信号的需求为每个部件配置对应的时钟源，主板上的时钟源构成时钟网络。
现有的时钟网络中，一般都是通过时钟发生器产生需要的时钟信号，将需要的时钟信号输出给相应的部件。现有的时钟网络的结构较简单，当需要在设备中添加新的部件时，需要添加与该部件相匹配的时钟发生器，可能会对整个设备的整体性能产生影响。举例来说，为了在主板上添加硬盘，需要为该硬盘添加相应的时钟发生器，来为该硬盘提供时钟信号。
通过上述描述可见，现有的时钟网络的可扩展性较低。
发明内容
本发明实施例提供了一种时钟网络，能够提高可扩展性。
本发明实施例提供了一种时钟网络，包括：
第一时钟源、具有多个用于输出时钟信号的通道的第一buffer(缓存寄存器)；
所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；
所述第一时钟源与所述第一buffer相连；
所述第一buffer与至少一个目标单元相连；
所述第一时钟源向所述第一buffer输出第一时钟信号；
所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；
所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。
进一步地，所述第一时钟源包括：
第一晶体、generator(时钟发生器)；
所述第一晶体与所述generator相连；
所述generator与所述第一buffer相连；
所述第一晶体用于为所述generator提供第二时钟信号；
所述generator用于根据所述第二时钟信号生成所述第一时钟信号，向所述第一buffer输出所述第一时钟信号。
进一步地，还包括：第二时钟源；
所述第二时钟源，包括：第一晶振；
所述第一晶振与第一PHY(物理接口收发器)芯片相连，用于为所述第一PHY芯片提供第三时钟信号；
所述第一晶振的振荡频率包括：156.25MHz；
所述第三时钟信号的频率包括：156.25MHz，所述第三时钟信号为LVPECL(LowVoltage Positive Emitter-Couple Logic，低压正发射极耦合逻辑)信号。
进一步地，还包括：第三时钟源；
所述第三时钟源，包括：第二晶振；
所述第二晶振，输出第四时钟信号，与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要所述第四时钟信号的功能内核提供所述第四时钟信号；
所述第二晶振的振荡频率包括：156.25MHz；
所述第四时钟信号的频率包括：156.25MHz，所述第四时钟信号为HCSL(High-speed Current Steering Logic，高速度电流控制逻辑)信号。
进一步地，还包括：第四时钟源；
所述第四时钟源包括：第三晶振、第二buffer；
所述第三晶振，用于生成第五时钟信号，将所述第五时钟信号输出给所述第二buffer；
所述第二buffer，分别与至少一个CPU和BMC相连，用于根据所述第三晶振输入的所述第五时钟信号，从每个通道输出所述第五时钟信号，为相连的CPU的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号，为相连的BMC的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号；
所述第三晶振的振荡频率包括：50MHz；
所述第五时钟信号的频率包括：50MHz，所述第五时钟信号为LVCMOS(Low VoltageComplementary Metal Oxide Semiconductor，低压互补金属氧化物半导体)信号。
进一步地，还包括：第五时钟源；
所述第五时钟源与CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)相连，用于为所述CPLD提供时钟信号；
所述第五时钟源包括：可变晶振；
所述可变晶振输出的时钟信号的频率范围是1KHz～33MHz。
进一步地，还包括：第六时钟源；
所述第六时钟源，包括：第二晶体；
所述第二晶体与第二PHY芯片相连，其中，所述第二PHY芯片与BMC相连；
所述第二晶体，用于为所述第二PHY芯片提供第六时钟信号；
所述第二晶体的振荡频率包括：25MHz；
所述第六时钟信号的频率包括：25MHz。
进一步地，还包括：第七时钟源；
所述第七时钟源，包括：第三晶体；
所述第三晶体与RTC(Real-Time Clock，实时时钟)相连；
所述第三晶体，用于为所述RTC提供第七时钟信号；
所述第三晶体的振荡频率包括：32.768KHz；
所述第七时钟信号的频率包括：32.768KHz。
进一步地，所述至少一个目标单元，包括：CPU的所有功能内核中需要所述第一时钟信号的功能内核、BMC的PCIE(Peripheral Component Interconnect Express)。
进一步地，所述第一buffer中包括19个通道。
进一步地，所述第一时钟信号的频率包括：100M Hz，所述第一时钟信号为HCSL信号。
在本发明实施例中，第一时钟源与第一buffer相连，通过第一buffer对第一时钟源输出的第一时钟信号的通道进行扩展，实现同时通过多个通道输出第一时钟信号，在多个通道中包括：使用通道、预留通道，通过使用通道为目标单元提供第一时钟信号，当添加新的单元时，可以通过预留通道来为新添加的单元提供第一时钟信号，提高了可扩展性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例提供的一种时钟网络的示意图；
图2是本发明一实施例提供的另一种时钟网络的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例提供了一种时钟网络，包括：
第一时钟源101、具有多个用于输出时钟信号的通道的第一buffer 102；
所述第一buffer 102的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；
所述第一时钟源101与所述第一buffer 102相连；
所述第一buffer 102与至少一个目标单元相连；
所述第一时钟源101向所述第一buffer 102输出第一时钟信号；
所述第一buffer 102根据所述第一时钟源101输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；
所述第一buffer 102通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。
在本发明实施例中，第一时钟源与第一buffer相连，通过第一buffer对第一时钟源输出的第一时钟信号的通道进行扩展，实现同时通过多个通道输出第一时钟信号，在多个通道中包括：使用通道、预留通道，通过使用通道为目标单元提供第一时钟信号，当添加新的单元时，可以通过预留通道来为新添加的单元提供第一时钟信号，提高了可扩展性。
在本发明一实施例中，所述第一时钟源包括：第一晶体、generator；所述第一晶体与所述generator相连；所述generator与所述第一buffer相连；
所述第一晶体用于为所述generator提供第二时钟信号；
所述generator用于根据所述第二时钟信号生成所述第一时钟信号，向所述第一buffer输出所述第一时钟信号。
在本发明实施例中，第一晶体的振荡频率可以是25MHz，generator可以选用5P49V5901A的generator，generator可以是具有4通道，generator的振荡频率可以是100MHz。
另外，generator还可以与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要第一时钟信号的功能内核提供第一时钟信号。其中，generator可以为CPU的USB功能内核、CPU的QLMC(QLM参考时钟)功能内核提供第一时钟信号，具体地，可以与QLMC功能内核的参考时钟输入端QLMC_Ref_CLK0相连。
在本发明一实施例中，所述至少一个目标单元，包括：CPU的所有功能内核中需要所述第一时钟信号的功能内核、BMC的PCIE。
在本发明实施例中，CPU的所有功能内核中需要所述第一时钟信号的功能内核可以包括：QLM2、QLM3、QLM4、QLM5、QLM6、QLM7、USB功能内核。目标单元还可以包括：PICE设备。
在本发明一实施例中，所述第一buffer中包括19个通道。每个通道均输出第一时钟信号。
在本发明一实施例中，所述第一时钟信号的频率包括：100M Hz，所述第一时钟信号为HCSL信号。
在本发明实施例中，第一时钟信号的电平为HCSL电平。
在本发明一实施例中，还包括：第二时钟源；
所述第二时钟源，包括：第一晶振；
所述第一晶振与第一PHY芯片相连，用于为所述第一PHY芯片提供第三时钟信号；
所述第一晶振的振荡频率包括：156.25MHz；
所述第三时钟信号的频率包括：156.25MHz，所述第三时钟信号为LVPECL信号。
在本发明实施例中，第三时钟信号的电平为LVPECL电平。第一晶振可以具有一个通道。第一晶振可以是UX52F62008的晶振。
在本发明一实施例中，还包括：第三时钟源；
所述第三时钟源，包括：第二晶振；
所述第二晶振，输出第四时钟信号，与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要所述第四时钟信号的功能内核提供所述第四时钟信号；
所述第二晶振的振荡频率包括：156.25MHz；
所述第四时钟信号的频率包括：156.25MHz，所述第四时钟信号为HCSL信号。
在本发明实施例中，第二晶振可以具有四个通道，每个通道均输出第四时钟信号，CPU的所有功能内核中需要所述第四时钟信号的功能内核包括：QLM0、QLM1、OCI(ORACLE调用接口，Oracle Call Interface)。第二晶振可以是MG7050HAN的晶振。
在本发明一实施例中，还包括：第四时钟源；
所述第四时钟源包括：第三晶振、第二buffer；
所述第三晶振，用于生成第五时钟信号，将所述第五时钟信号输出给所述第二buffer；
所述第二buffer，分别与至少一个CPU和BMC相连，用于根据所述第三晶振输入的所述第五时钟信号，从每个通道输出所述第五时钟信号，为相连的CPU的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号，为相连的BMC的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号；
所述第三晶振的振荡频率包括：50MHz；
所述第五时钟信号的频率包括：50MHz，所述第五时钟信号为LVCMOS信号。
在本发明实施例中，第二buffer可以具有4个通道，4个通道均输出第五时钟信号。CPU的所有功能内核中需要所述第五时钟信号的功能内核包括：NCSI(Network ControllerSideband Interface，网卡带外管理接口)模块、PPL(Phase Locked Loop，锁相环)模块；BMC的所有功能内核中需要所述第五时钟信号的功能内核包括：BMC的NCSI模块。具体地，第二buffer与CPU的NCSI的参考时钟输入端NCSI_Ref_CLK相连，第二buffer与CPU的PLL的参考时钟输入端PLL_Ref_CLK相连，第二buffer与BMC的NCSI的参考时钟输入端NCSI_Ref_CLK相连。
在本发明一实施例中，还包括：第五时钟源；
所述第五时钟源与CPLD相连，用于为所述CPLD提供时钟信号；
所述第五时钟源包括：可变晶振；
所述可变晶振输出的时钟信号的频率范围是1KHz～33MHz。
在本发明实施例中，可变晶振与CPLD相连，为所述CPLD提供时钟信号，可变晶振的输出频点可变，频率的频率范围是1KHz～33MHz。通过可变晶振为CPLD提供时钟信号，可以保证编程灵活性。可变晶振可以是LTC1799。
在本发明一实施例中，还包括：第六时钟源；
所述第六时钟源，包括：第二晶体；
所述第二晶体与第二PHY芯片相连，其中，所述第二PHY芯片与BMC相连；
所述第二晶体，用于为所述第二PHY芯片提供第六时钟信号；
所述第二晶体的振荡频率包括：25MHz；
所述第六时钟信号的频率包括：25MHz。
在本发明实施例中，第二PHY芯片可以是RTL8211E。第二PHY芯片与BMC的RGMII_CLK相连。通过第二晶体为第二PHY芯片提供第六时钟信号来构建管理网络链路。
在本发明一实施例中，还包括：第七时钟源；
所述第七时钟源，包括：第三晶体；
所述第三晶体与RTC相连；
所述第三晶体，用于为所述RTC提供第七时钟信号；
所述第三晶体的振荡频率包括：32.768KHz；
所述第七时钟信号的频率包括：32.768KHz。
在本发明实施例中，通过第三晶体为用于获取系统时间的RTC时钟芯片提供第七时钟信号。
在本发明一实施例中，还包括：第八时钟源；
所述第八时钟源，包括：第四晶振；
第四晶振与BMC相连，为BMC提供48MHz的时钟信号。
第四晶振的振荡频率为48MHz。
具体地，第四晶振与BMC的CLK_IN相连，将第四晶振产生的时钟信号作为BMC的clock源。
在本发明一实施例中，还包括：第九时钟源；
第九时钟源包括：第四晶体、时钟generator；
第四晶体与时钟generator相连；
时钟generator与CPU相连；
第四晶体用于为时钟generator提供时钟信号；
时钟generator用于根据第四晶体输出的时钟信号生成第九时钟信号，为相连的CPU的所有功能内核中需要所述第九时钟信号的功能内核提供第九时钟信号。
其中，CPU的所有功能内核中需要所述第九时钟信号的功能内核包括：内存控制器模块。具体地，时钟generator与CPU中的内存控制器模块的参考时钟输入端相连，内存控制器模块的参考时钟输入端包括：LMC0&1_CLK、LMC2&3_CLK。
在本发明实施例中，第四晶体的振荡频率可以是25MHz，时钟generator可以选用5P49V5901A的generator，时钟generator可以具有4通道，时钟generator的振荡频率可以是100M Hz。第九时钟信号的频率为100M Hz，第九时钟信号为HCSL信号。
随着云计算时代的到来，数据量呈现爆炸式的增长，可以预见超大规模数据中心的数量也会随之增长。因此，PUE(PowerUsageEffectiveness，电源使用效率)会逐渐成为衡量大型数据中心等级重要的参考指标，如何有效降低大型数据中心的PUE也成为服务器厂商、云计算服务提供商所面临的重要研究课题。
为了能够降低数据中心的PUE，在服务器的主板上，通过具有64-bit CPU的ARM处理器替代同等性能的X86CPU，以ARM架构的CPU为基础构建计算节点，并采用和X86架构主板相同的系统互连方案。由于ARM处理器比同等性能的X86CPU功耗更低，能够降低数据中心的PUE，ARM架构的CPU内部集成更多功能内核，精简了主板，从而进一步降低功耗，进一步降低数据中心的PUE。
针对上述的ARM服务器的主板，本发明实施例提供了一种时钟网络，在ARM服务器的主板上包括：两个ARM架构的CPU，分别是CPU0和CPU1；BMC；第一PHY芯片；CPLD；RTC；第二PHY芯片。如图2所示，针对上述ARM服务器的主板，本发明实施例提供的一种时钟网络，包括：
第一时钟源、具有19个用于输出时钟信号的通道的第一buffer 201；
第一时钟源包括：第一晶体202、第一generator 203；
其中，第一晶体的振荡频率是25MHz，第一generator选用5P49V5901A的generator，第一generator具有4通道，第一generator的振荡频率可以是100M Hz，第一generator每个通道均输出第一时钟信号，第一时钟信号的频率为100M Hz，第一时钟信号为HCSL信号。第一generator的1个通道与第一buffer相连，第一generator的3个通道分别与CPU0的QLMC_Ref_CLK0、CPU1的QLMC_Ref_CLK0和CPU1的USB功能内核相连。
第一晶体202与第一generator203相连；
第一晶体202用于为第一generator203提供第二时钟信号；
第一generator 203用于根据第二时钟信号生成第一时钟信号，向第一buffer201输出第一时钟信号。
第一buffer的14个通道分别与14个目标单元相连，其中，14个目标单元包括：CPU0中的QLM2、QLM3、QLM4、QLM5、QLM6、QLM7、USB功能内核；CPU1中的QLM2、QLM3、QLM4、QLM5、QLM6、QLM7；BMC中的BMC的PCIE；
第一buffer的5个通道分别与5个PCIE相连，其中，该5个PCIE包括：两个PCIE×8、3个PCIE×2。该5个通道可以是预留通道，用于连接PCIE设备，例如：硬盘。
第二时钟源，包括：第一晶振204；
第一晶振204与第一PHY芯片相连，用于为第一PHY芯片提供第三时钟信号；
第一晶振204的振荡频率为156.25MHz，其中，第一晶振是UX52F62008的晶振；
第三时钟信号的频率为156.25MHz，第三时钟信号为LVPECL信号。
第三时钟源，包括：第二晶振205；
第二晶振205，输出第四时钟信号，分别与CPU0和CPU1相连，用于为CPU0的QLM0、QLM1、OCI提供第四时钟信号，并为CPU0的OCI提供第四时钟信号；
第二晶振205的振荡频率为156.25MHz，第二晶振具有四个通道，每个通道均输出第四时钟信号，第二晶振是MG7050HAN的晶振。
其中，第四时钟信号的频率包括：156.25MHz，第四时钟信号为HCSL信号。
第四时钟源包括：第三晶振206、第二buffer 207；
第三晶振206，用于生成第五时钟信号，将第五时钟信号输出给第二buffer；
第二buffer 207，分别与CPU0、CPU1和BMC相连，用于根据第三晶振输入的第五时钟信号，从每个通道输出第五时钟信号，为CPU0的NCSI的参考时钟输入端NCSI_Ref_CLK、CPU0的PLL的参考时钟输入端PLL_Ref_CLK、CPU1的PLL的参考时钟输入端PLL_Ref_CLK，以及BMC的NCSI的参考时钟输入端NCSI_Ref_CLK提供第五时钟信号；
其中，第三晶振的振荡频率为50MHz；第五时钟信号的频率为50MHz，第五时钟信号为LVCMOS信号。
第五时钟源与CPLD相连，用于为CPLD提供时钟信号；
其中，第五时钟源为可变晶振208；可变晶振输出的时钟信号的频率范围是1KHz～33MHz，可变晶振是LTC1799。
第六时钟源，包括：第二晶体209；
第二晶体209与第二PHY芯片相连，其中，第二PHY芯片与BMC的RGMII_CLK相连；
第二晶体209，用于为第二PHY芯片提供第六时钟信号；
第二晶体209的振荡频率为25MHz；
第六时钟信号的频率为25MHz。
其中，第二PHY芯片是RTL8211E。
第七时钟源，包括：第三晶体210；
第三晶体210与RTC相连；
第三晶体210用于为RTC提供第七时钟信号；
其中，第三晶体的振荡频率为32.768KHz；
第七时钟信号的频率为32.768KHz。
第八时钟源，包括：第四晶振211；
第四晶振211与BMC的CLK_IN相连，为BMC提供48MHz的时钟信号。
其中，第四晶振211的振荡频率为48MHz。
第九时钟源包括：第四晶体212、第二generator 213；
第四晶体212与第二generator 213相连；
第二generator 213分别与CPU0和CPU1相连；
第四晶体用于为第二generator 213提供时钟信号；
第二generator 213用于根据第四晶体输出的时钟信号生成第九时钟信号，为CPU0的内存控制器模块的参考时钟输入端LMC0&1_CLK和LMC2&3_CLK提供第九时钟信号，并为CPU1的内存控制器模块的参考时钟输入端LMC0&1_CLK和LMC2&3_CLK提供第九时钟信号；
其中，第四晶体的振荡频率是25MHz，第二generator选用5P49V5901A的generator，第二generator具有4通道，第二generator的振荡频率是100M Hz。第九时钟信号的频率为100M Hz，第九时钟信号为HCSL信号。
另外，CPU1的QLM0的参考时钟输入端QLM0_CLK、CPU1的QLM1的参考时钟输入端QLM1_CLK均接地。
在本发明实施例中，每个CPU接收到外部输入的时钟信号后，可以通过PPL对时钟信号进行转换，例如：进行倍频、分频等，向外部设备输出转换后的时钟信号，例如：转换后输出给DDR4(Double Data Rate，双倍速率)、SPI(Serial Peripheral Interface，串行外设接口)、I2C(Inter－Integrated Circuit)、UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)等设备。
在本发明实施例中，QLM0/QLM1为CPU用于连接Ethernet(以太网)的功能内核；OCI为CPU中用于控制CPU互连总线的功能内核。
第一PHY芯片为CPU集成MAC(Media Access Control，媒体介入控制层)层功能内核模块，数据网络部分外扩的PHY芯片。
在本发明实施例中，ARM服务器的主板可以为一种双路ARM架构服务器的主板。
在本发明实施例中，通过采用多种时钟源的搭配组合，实现ARM服务器主板的稳定工作。利用多个晶体、晶振、generator及buffer的组合，来提供主板各部分的时钟信号，提高了主板工作的可靠性和稳定性。
在本发明实施例中，存在1KHz、32.768KHz、25MHz、48MHz、50MHz、100MHz、156.25MHz等多个频点，时钟信号有LVCMOS、HCSL、LVPECL等多种电平，同时使用具有4个通道和具有19个通道的buffer，提升了系统的可扩展性。
在本发明实施例中，在实现主板各功能的同时，提高了系统的可扩展性，并兼顾了用户的定制需求与通用性。综合考虑部件时钟需求、板上空间、成本等因素，选用多款晶体、晶振、generator和buffer搭配使用。
在本发明实施例中，具有多个通道的buffer可以分别为PCIE和CPU提供时钟信号，保证了PCIE与CPU的信号同步。
本发明实施例至少具有如下有益效果：
1、在本发明实施例中，第一时钟源与第一buffer相连，通过第一buffer对第一时钟源输出的第一时钟信号的通道进行扩展，实现同时通过多个通道输出第一时钟信号，在多个通道中包括：使用通道、预留通道，通过使用通道为目标单元提供第一时钟信号，当添加新的单元时，可以通过预留通道来为新添加的单元提供第一时钟信号，提高了可扩展性。
2、在本发明实施例中，通过采用多种时钟源的搭配组合，实现主板的稳定工作，利用多个晶体、晶振、generator及buffer的组合，来提供主板各部分的时钟信号，提高了主板工作的可靠性和稳定性。
3、在本发明实施例中，存在1KHz、32.768KHz、25MHz、48MHz、50MHz、100MHz、156.25MHz等多个频点，时钟信号有LVCMOS、HCSL、LVPECL等多种电平，同时使用具有4个通道和具有19个通道的buffer，提升了系统的可扩展性。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个······”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同因素。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。
最后需要说明的是：以上所述仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种时钟网络，其特征在于，包括：
第一时钟源、具有多个用于输出时钟信号的通道的第一缓存寄存器buffer；
所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；
所述第一时钟源与所述第一buffer相连；
所述第一buffer与至少一个目标单元相连；
所述第一时钟源向所述第一buffer输出第一时钟信号；
所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；
所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。
2.根据权利要求1所述的时钟网络，其特征在于，
所述第一时钟源包括：
第一晶体、时钟发生器generator；
所述第一晶体与所述generator相连；
所述generator与所述第一buffer相连；
所述第一晶体用于为所述generator提供第二时钟信号；
所述generator用于根据所述第二时钟信号生成所述第一时钟信号，向所述第一buffer输出所述第一时钟信号。
3.根据权利要求1所述的时钟网络，其特征在于，还包括：第二时钟源；
所述第二时钟源，包括：第一晶振；
所述第一晶振与第一物理接口收发器PHY芯片相连，用于为所述第一PHY芯片提供第三时钟信号；
所述第一晶振的振荡频率包括：156.25MHz；
所述第三时钟信号的频率包括：156.25MHz，所述第三时钟信号为低压正发射极耦合逻辑LVPECL信号。
4.根据权利要求1所述的时钟网络，其特征在于，还包括：第三时钟源；
所述第三时钟源，包括：第二晶振；
所述第二晶振，输出第四时钟信号，与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要所述第四时钟信号的功能内核提供所述第四时钟信号；
所述第二晶振的振荡频率包括：156.25MHz；
所述第四时钟信号的频率包括：156.25MHz，所述第四时钟信号为高速度电流控制逻辑HCSL信号。
5.根据权利要求1所述的时钟网络，其特征在于，还包括：第四时钟源；
所述第四时钟源包括：第三晶振、第二buffer；
所述第三晶振，用于生成第五时钟信号，将所述第五时钟信号输出给所述第二buffer；
所述第二buffer，分别与至少一个CPU和基板管理控制器BMC相连，用于根据所述第三晶振输入的所述第五时钟信号，从每个通道输出所述第五时钟信号，为相连的CPU的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号，为相连的BMC的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号；
所述第三晶振的振荡频率包括：50MHz；
所述第五时钟信号的频率包括：50MHz，所述第五时钟信号为低压互补金属氧化物半导体LVCMOS信号。
6.根据权利要求1所述的时钟网络，其特征在于，还包括：第五时钟源；
所述第五时钟源与复杂可编程逻辑器件CPLD相连，用于为所述CPLD提供时钟信号；
所述第五时钟源包括：可变晶振；
所述可变晶振输出的时钟信号的频率范围是1KHz～33MHz。
7.根据权利要求1所述的时钟网络，其特征在于，还包括：第六时钟源；
所述第六时钟源，包括：第二晶体；
所述第二晶体与第二PHY芯片相连，其中，所述第二PHY芯片与BMC相连；
所述第二晶体，用于为所述第二PHY芯片提供第六时钟信号；
所述第二晶体的振荡频率包括：25MHz；
所述第六时钟信号的频率包括：25MHz。
8.根据权利要求1所述的时钟网络，其特征在于，还包括：第七时钟源；
所述第七时钟源，包括：第三晶体；
所述第三晶体与实时时钟RTC相连；
所述第三晶体，用于为所述RTC提供第七时钟信号；
所述第三晶体的振荡频率包括：32.768KHz；
所述第七时钟信号的频率包括：32.768KHz。
9.根据权利要求1所述的时钟网络，其特征在于，
所述至少一个目标单元，包括：CPU的所有功能内核中需要所述第一时钟信号的功能内核、BMC的PCIE。
10.根据权利要求1-9中任一所述的时钟网络，其特征在于，所述第一buffer中包括19个通道；
和/或，
所述第一时钟信号的频率包括：100M Hz，所述第一时钟信号为HCSL信号。
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