CN106158938B - 结终端延伸结构及其制作方法 - Google Patents

Abstract

本发明公开了一种结终端延伸结构及其制作方法，包括：第一导电类型的集电区；位于所述集电区上的第二导电类型的漂移区，所述漂移区内具有第一导电类型的主结区、与所述主结区相连通的第一导电类型的延伸区、第二导电类型的截止环，所述延伸区与所述截止环不连通；所述延伸区是至少具有两个沟槽的连续分布区域，且所述沟槽的体积随距离所述主结区距离的增大而增大，用以实现，分压区域面积减小，节省了芯片面积，在相同面积的硅晶片上可以制作的器件就增多，缩减了芯片成本。

Description

结终端延伸结构及其制作方法

技术领域

本发明涉及半导体器件制造技术领域，更具体的说，涉及一种结终端延伸结构及其制作方法。

背景技术

绝缘栅双极晶体管(IGBT，Insulated Gate Bipolar Transistor)是新型的大功率器件，它集MOSFET栅极电压控制特性和双极型晶体管低导通电阻特性于一身，改善了器件耐压和导通电阻相互牵制的情况，具有高电压、大电流、高频率、功率集成密度高、输入阻抗大、导通电阻小、开关损耗低等优点。在变频家电、工业控制、电动及混合动力汽车、新能源、智能电网等诸多领域获得了广泛的应用空间，而要确保IGBT高电压的一个重要前提条件是优良的终端保护结构，终端保护结构的主要作用是承担器件横向电场，保证功率半导体器件的耐压能力。

如图1所示，场限环结构包括内圈的分压保护区11和外圈的截至环12。当偏压加在集电极13上时，随着所加偏压的增大，耗尽层沿着主结14向第一场限环15的方向延伸。在电压增大到主结14的雪崩击穿电压之前，主结的耗尽区已经与第一场限环15的耗尽区汇合，耗尽区曲率增大，主结与环结之间为穿通状态，由此削弱了主结弯曲处的积聚电场，击穿电压得到提高。在第一场限环15发生雪崩击穿之前，第二场限环16穿通，以此类推。然而场限环终端结构存在以下弊端：传统场限环结构通过注入杂质，依赖杂质在热过程中的扩散形成一个个场限环。为了阻止相邻的两个场限环互相扩散，场限环和场限环的间距必须保持足够远，这使得场限环的面积较大，增加器件制作成本。

发明内容

本发明实施例提供一种结终端延伸结构，通过减小结终端延伸区域面积实现分压区域面积减小，节省了芯片面积，在相同面积的硅晶片上可以制作更多的器件，降低了器件制作成本。

为实现上述目的，本发明实施例提供了如下技术方案：

一种结终端延伸结构，包括：第一导电类型的集电区；位于所述集电区上的第二导电类型的漂移区，所述漂移区内具有第一导电类型的主结区、与所述主结区相连通的第一导电类型的延伸区、第二导电类型的截止环，所述延伸区与所述截止环不连通；所述延伸区是至少具有两个沟槽的连续分布区域，且所述沟槽的体积随距离所述主结区距离的增大而增大。

进一步地，所述延伸区的每个沟槽之间的距离随着距离主结区距离的增大而增大。

进一步地，还包括：覆盖在所述漂移区上的介质层。

基于上述所述结终端延伸结构，本发明提供一种结终端延伸结构的制作方法，包括：在第一导电类型的集电区上形成具有第二导电类型的漂移区；在所述漂移区内的第一区域通过杂质扩散形成第一导电类型的主结区以及与所述主结区相连通的第一导电类型的初始延伸区，通过掩膜版，在所述初始延伸区进行刻蚀形成至少具有两个沟槽的延伸区，且所述沟槽的刻蚀掉的体积随距离所述主结区距离的增大而增大；在所述漂移区内的第二区域通过杂质扩散形成第二导电类型的截止环，所述初始延伸区与所述截止环不连通。

其中，在所述初始延伸区进行刻蚀形成至少具有两个沟槽的延伸区，具体为：所述延伸区按照相邻沟槽的间距随着距离主结区距离的增大而增大刻蚀形成。

其中，所述在第一导电类型的集电区上形成具有第二导电类型的漂移区，具体为：在所述第一导电类型的集电区上通过化学气相沉积形成具有第二导电类型的漂移区。

其中，所述杂质扩散为先离子注入再进行杂质扩散，进一步地，形成所述主结区、所述延伸区及所述截止环后，还包括：在所述漂移区上淀积形成介质层。

在本发明结终端延伸结构中，所述延伸区至少具有两个沟槽的连续分布区域，且所述沟槽的体积随距离所述主结区距离的增大而增大。刻蚀掉的沟槽越大，该区间段延伸区离子浓度也越小，削弱了主结弯曲处的电场强度，使击穿电压得到提高，进而能够有效提高结终端延伸结构的面积效率，减小分压区域面积。分压区域面积减小，节省了芯片面积，在相同面积的硅晶片上可以制作的器件就增多，缩减了芯片成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为用于IGBT终端保护的场限环结构的示意图；

图2为本发明实施例中制作结终端延伸结构的方法流程示意图；

图3a至图3e为本发明实施例公开的结终端结构的制作流程中各阶段的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明实施例所述的半导体器件包括功率二极管、双极型绝缘栅场效应晶体管(IGBT)、金属氧化物绝缘栅场效应晶体管(MOS)、晶闸管(SCR)等器件。

半导体的类型由半导体中多数载流子决定，如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，重掺杂的第一导电类型为P+型，轻掺杂的第一类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一类型为N-型。若第一导电类型为N型时，则第二导电类型为P型，反之亦然。

本发明实施例一提出了一种结终端延伸结构，其结构如图3e所示，图3e为该结终端延伸结构的剖面图，下面结合图3e对结终端延伸结构进行详细说明。

具体的，以p型沟道为例进行说明，即第一导电类型为p型，第二导电类型为n型，此时仅为示例，此发明同样适用n型沟道的实施例。

该结终端延伸结构包括：

P+集电区101；

位于所述P+集电区101上的N-漂移区102；

位于所述P+集电区101内第一区域的P+主结区103，以及主结区103相连通的p-延伸区104；

位于所述P+集电区101内第二区域的N+截止环107，所述N+截止环107与所述p-延伸区104不连通；

所述P-延伸区104至少具有两个沟槽的连续分布区域，且所述沟槽的体积随距离所述主结区距离的增大而增大。

其中，延伸区104的掺杂厚度一般称作JTE(结终端延伸)结构的深度，简称JTE结深，因为JTE结深随着距离主结区距离的增大而逐级递减，所以离子浓度从主结区向外逐渐降低，削弱了主结弯曲处的电场强度，使击穿电压得到提高，进而能够有效提高结终端延伸结构的面积效率，减小分压区域面积。分压区域面积减小，节省了芯片面积，在相同面积的硅晶片上可以制作的器件就增多，缩减了芯片成本。

较佳地，所述延伸区104的每个沟槽之间的距离随着距离主结区距离的增大而增大，这样做的效果是可以在具有同样的分压区域面积下进一步增大分压效果。

较佳地，介质层108覆盖于所述漂移区上，可以有效消除表面积累的电场对分压结构的影响，最大化JTE结构分压的作用，提高器件性能。

本实施例中的JTE结构作用原理是，当主结区上的反偏电压上升使半导体器件的边缘电场增强，当边缘电场达到临界电场时，器件的主结便会出现击穿现象，然而当加上JTE结构之后，当器件主结尚未发生雪崩电压击穿的时候，主结耗尽区就已经扩展到JTE结构所在位置，即使得PN结的耗尽区与JTE结构穿通，于是主结和JTE结构的耗尽层相互衔接，在JTE结构附近便感应产生了JTE结构电场，由于JTE结构电场与主结电场方向相同，两个电场相互迭加来形成压降，相当于就削弱了主结所承受的电势差；当外加电压继续上升，则由JTE结构来承担，主结电场的增加就会得到控制。

换句话说，JTE结构的作用就相当于在平面型功率器件的边缘增加了一个电压的分压器，可使外加电压分配在更长的距离内，从而阻止了由于外加电压过高而导致器件主结的击穿，进而提高器件的耐压能力。

以上为本发明实施例的结终端延伸结构，为了更好的理解本发明，以下结合实施例二对其制作方法进行详细的描述。如图2，该方法包括以下步骤：

步骤S201：在第一导电类型的集电区101上形成具有第二导电类型的漂移区102；

步骤S202：在所述漂移区内的第一区域通过杂质扩散形成第一导电类型的主结区103以及与所述主结区相连通的第一导电类型的初始延伸区104'，所述杂质扩散为先离子注入再进行杂质扩散；

步骤S203：通过掩膜版，在所述初始延伸区104'进行刻蚀形成至少具有两个沟槽的延伸区104，且所述沟槽的刻蚀掉的体积随距离所述主结区距离的增大而增大；

步骤S204：在所述漂移区内的第二区域通过杂质扩散形成第二导电类型的截止环107，所述延伸区104与所述截止环不连通，且所述N+截止环107与P+主结区103相对设置，这样做的效果是防止半导体器件表面发生反型以及能够收集半导体器件表面的沾污离子，使器件更加稳定。

其中，步骤S203与步骤S204的过程无必然的顺序关系，步骤S203可以在步骤S204之后进行，或两次离子注入之间S203和S204的过程中形成。上述实施例中的步骤标号只是一种实现例子，步骤间无明确的先后顺序。

进一步地，在步骤S203通过干法刻蚀形成的延伸区104，且通过采用不同的掩膜版可使得相邻沟槽的间距随着距离主结区距离的增大而增大。

其中，在步骤S201中，在第一导电类型的集电区101上通过对扩散源化学气相沉积形成具有第二导电类型的漂移区102；所述扩散源可以为气体，还可以为液体。

进一步地，在步骤204之后，在所述漂移区102上淀积形成介质层108，可以有效消除表面积累的电场对分压结构的影响，最大化JTE结构分压的作用，提高器件性能。

具体地，以p型沟道为例通过以下制作步骤图对结终端的制作流程进行说明。

如图3a所示，提供衬底，所述衬底可以是重掺杂P+的集电区101，然后在该衬底一个表面采用CVD(Chemical Vapor Deposition，化学气相沉积)工艺通过N型轻掺杂一次性生长N-漂移区102。

如图3b所示，涂敷光刻胶，光刻胶通过第一掩膜版曝光，在所述漂移区102第一区域内内通过杂质扩散形成p+的主结区103以及与所述主结区相连通的p-的初始延伸区104'。

如图3c所示，涂敷光刻胶，光刻胶通过第三掩膜版105曝光，干法刻蚀去除部分漂移区，使得初始延伸区104'形成沟槽结构的延伸区104，所述沟槽体积随距离所述主结区103距离的增大而增大，因为传统的JTE结构延伸区采用离子注入后再高温加热的方式，实现使离子自由扩散形成不同位置离子浓度不同这一目的，但是实际操作起来控制离子浓度比较困难，因而形成的延伸区面积较大，造成分压区域面积较大，芯片利用率降低，本发明实施例延伸区通过刻蚀沟槽形成，容易精确控制尺寸，所述延伸区每个区间的离子浓度随着距离所述主结区距离的增大而减小，削弱了主结弯曲处的电场强度，使击穿电压得到提高，进而能够有效提高结终端延伸结构的面积效率，减小分压区域面积。分压区域面积减小，节省了芯片面积，在相同面积的硅晶片上可以制作的器件就增多，缩减了芯片成本。

如图3d所示，涂敷光刻胶，光刻胶通过通过第四掩膜版106曝光，在所述漂移区第二区域内内通过杂质扩散形成N+截止环107，所述N+截止环107与所述延伸区104不连通。且所述N+截止环107与P+主结区103相对设置，这样做的效果是防止半导体器件表面发生反型以及能够收集半导体器件表面的沾污离子，使器件更加稳定。

如图3e所示，采用剥离溶液溶解光刻胶层，以去除光刻胶层，在所述漂移区102上淀积形成介质层108，所述介质材料可以钝化物，一般是氧化硅，主要作用是防氧化，可以有效消除表面积累的电场对分压结构的影响，最大化JTE结构分压的作用，提高器件性能。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种结终端延伸结构，其特征在于，包括：

第一导电类型的集电区；

位于所述集电区上的第二导电类型的漂移区，所述漂移区内具有第一导电类型的主结区、与所述主结区相连通的第一导电类型的延伸区、第二导电类型的截止环，所述延伸区与所述截止环不连通；

覆盖在所述漂移区上的介质层；

所述延伸区是至少具有两个沟槽的连续分布区域，且所述沟槽的体积随距离所述主结区距离的增大而增大，所述延伸区的每个沟槽之间的距离随着距离主结区距离的增大而增大。

2.一种结终端延伸结构的制作方法，其特征在于，包括：

在第一导电类型的集电区上形成具有第二导电类型的漂移区；

在所述漂移区内的第一区域通过杂质扩散形成第一导电类型的主结区以及与所述主结区相连通的第一导电类型的初始延伸区，通过掩膜版，在所述初始延伸区进行刻蚀形成至少具有两个沟槽的延伸区，且所述沟槽的刻蚀掉的体积随距离所述主结区距离的增大而增大，所述延伸区按照相邻沟槽的间距随着距离主结区距离的增大而增大刻蚀形成；

覆盖在所述漂移区上的介质层；

在所述漂移区内的第二区域通过杂质扩散形成第二导电类型的截止环，所述初始延伸区与所述截止环不连通；

在所述漂移区上淀积形成介质层。

3.如权利要求2所述的方法，其特征在于，所述在第一导电类型的集电区上形成具有第二导电类型的漂移区，具体为：

在所述第一导电类型的集电区上通过化学气相沉积形成具有第二导电类型的漂移区。

4.如权利要求2所述的方法，其特征在于，所述杂质扩散为先离子注入再进行杂质扩散。