CN106158878B - 制作增强utbb fdsoi器件的方法和结构 - Google Patents

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Abstract

本公开涉及制作增强UTBB FDSOI器件的方法和结构。一种集成电路裸片包括具有第一半导体材料层、在第一半导体材料层上的电介质材料层以及在电介质材料层上的第二半导体材料层的衬底。晶体管的延伸沟道区域被定位在第二半导体材料层中，与第二半导体材料层的顶表面、侧表面以及潜在地底表面的部分相互作用。栅极电介质被定位在第二半导体材料层的顶表面上和暴露的侧表面上。栅极电极被定位在第二半导体材料层的顶表面和暴露的侧表面上的栅极电介质上。

Description

制作增强UTBB FDSOI器件的方法和结构
技术领域
本公开涉及集成电路技术的领域。本公开更具体地涉及形成在集成电路裸片中的晶体管。
背景技术
晶体管是很多集成电路的基本部件。单个集成电路裸片可以包括形成在半导体衬底中的数以亿计的晶体管。为了降低成本并且增加集成电路的复杂性，集成电路技术正在持续地按比例向下缩小。具体地，晶体管的尺寸被降低以便在半导体衬底的给定区域中容纳更多的晶体管。
超薄体和掩埋氧化物(UTBB)完全耗尽型绝缘体上硅(FDSOI)技术提供对晶体管功能的很多好处。这些好处可以包括通过经由向通过电介质层与沟道区域隔开的半导体材料的体层(bulk layer)施加电压使沟道区域背偏置，增加了调整晶体管的阈值电压Vth的能力以及改善沟道区域中的静电。
图1A至图1C图示了包括实现UTBB FDSOI技术的晶体管101的集成电路裸片100。图1A、图1B是在集成电路裸片100中的晶体管101的截面，而图1C是在集成电路裸片100中的晶体管的顶视图。
参考图1A，集成电路裸片100包括形成在FDSOI衬底102上的晶体管101。FDSOI衬底102包括第一半导体材料层104、掩埋氧化物层(BOX)106、以及第二半导体材料层108。抬升的源极区域110和抬升的漏极区域112从第二半导体材料层108延伸。栅极结构114覆在定位在第二半导体材料层108中的沟道区域116之上。栅极结构114包括直接定位在晶体管101的沟道区域116之上的栅极电介质118、定位在栅极电介质118上的金属栅极。金属栅极包括定位在栅极电介质上的导电衬垫120和栅极电极122。侧壁间隔物124被定位在抬升的源极区域110和漏极区域112与栅极电介质118之间。电介质帽126被定位在栅极电极122上。浅沟槽隔离区域128被形成在第二半导体材料层108的每侧上的衬底102中。
图1B的截面视图示出了与如图1A所示的很多相同的层和结构，但是所述相同的层和结构从与图1A中示出的视图垂直的视图参考在图1C中指示的截面线1A、1B可以更清楚地理解。具体地，图1B的截面并不穿过晶体管101的源极区域110和漏极区域112。因此，抬升的源极区域110和漏极区域112在图1B中不明显。图1B图示了侧壁间隔物124被定位在栅极结构114的任何一端处的沟槽隔离128之上。
晶体管101允许漏极电流ID从漏极112通过栅极电介质118下方的第二半导体材料层108中的沟道区域116流向源极110。可以通过向栅极电极122施加电压来控制漏极电流ID。在CMOS应用中，晶体管101通常被用作具有导通和关断模式的简单开关。当晶体管101关断时，漏极电流ID基本上为零。当晶体管101导通时，晶体管操作在饱和模式中并且漏极电流ID在漏极区域112与源极区域110之间流动。漏极电流ID的幅度由以下公式近似：
从以上表达式可以看出，漏极电流ID依赖于很多因素，包括载流子迁移率(对于n沟道器件而言为μn，对于p沟道器件而言为μp)、栅极氧化物电容Cox、沟道宽度W对沟道长度L的比率、晶体管的阈值电压Vth以及栅极对源极的电压Vgs。因此，用于漏极电流ID的所选择的值可以通过选择用于Vgs、宽长比W/L、载流子迁移率μn以及栅极氧化物电容Cox的特定值来获得。
在一些应用中，具有相对高的电流覆盖区(即，半导体衬底的每表面面积的高电流量)是有利的。然而，随着集成电路技术继续按比例向下缩小，有与保持高电流密度同时按比例向下缩小晶体管的尺寸相关的困难。例如，随着晶体管尺寸继续向下缩小，对集成电路裸片可用的电源电压通常也降低以便降低功耗而不损伤晶体管。
从以上漏极电流方程可以看出，一种用来增加漏极电流ID的方式是增加沟道宽度W和/或降低沟道长度L。如在图1B和图1C中看出的，沟道116的宽度W对应于直接位于沟槽隔离区域128之间的第二半导体材料层108之上的栅极结构114的部分。沟道区域118的长度L对应于直接位于源极区域110与漏极区域112之间的第二半导体材料层108之上的栅极电极122的长度。
沟道宽度L可以被降低到的程度部分地受与光刻技术相关联的约束限制。同样地，通过延伸栅极结构114以常规方式简单地增加沟道116的宽度W降低了可以形成在半导体衬底的给定区域中的晶体管的数目。因此，增加平面晶体管中的宽长比W/L可能是困难的。
发明内容
一个实施例是包括相对于一些常规平面晶体管具有增加的沟道宽度的晶体管的集成电路裸片。晶体管的栅极电介质和栅极电极不仅被定位在其中晶体管的沟道区域被定位的半导体衬底上方，而且被定位在半导体衬底的暴露的侧壁上，由此通过半导体衬底的厚度增加了沟道区域的宽度。
在一个实施例中，集成电路裸片包括具有第一半导体材料层、直接定位在第一半导体材料层上的第一电介质材料层以及直接定位在第一电介质材料层上的第二半导体材料层的绝缘体上硅衬底。晶体管的沟道区域被定位在第二半导体材料层中。栅极电介质被直接定位在第二半导体材料层的顶表面上和侧壁上。栅极电极被直接定位在第二半导体材料层的顶表面上和侧壁上的栅极电介质上。
在一个实施例中，栅极电介质和栅极电极被定位在第二半导体材料层的底表面的暴露部分上。这进一步将沟道宽度增加了第二半导体材料层的底表面的暴露部分的宽度。
一个实施例涉及一种形成相对于一些常规平面晶体管具有增加的沟道宽度的晶体管的方法。该方法包括通过在第一半导体材料层中蚀刻沟槽隔离区域来暴露第一半导体材料层的侧壁。该方法进一步包括直接在第一半导体材料层的暴露侧壁上和顶表面上形成栅极电介质以及直接在第一半导体材料层的侧壁上和顶表面上的栅极电介质上形成栅极电极。
在一个实施例中，第一半导体材料层被直接定位在第一电介质材料层上。第一电介质材料层被直接定位在第二半导体材料层上。该方法可以包括通过刻蚀第一电介质材料层的一部分将第一半导体材料层的底表面的一部分暴露、直接在第一半导体材料层的底表面的暴露部分上形成栅极电介质以及直接在第一半导体材料层的底表面的暴露部分上的栅极电介质上形成栅极电极。
附图说明
图1A至图1C图示了已知的集成电路裸片的视图。
图2A至图2C图示了根据一个实施例的包括晶体管的集成电路裸片的视图。
图2D至图2Y图示了根据一个实施例的在各个处理阶段的包括晶体管的集成电路裸片的视图。
图3A至图3G图示了根据一个实施例的在各个处理阶段的包括晶体管的集成电路裸片的视图。
具体实施方式
图2A至图2C图示了包括与图1A至图1C的常规晶体管101相比具有增加的沟道宽度W(W1、W2、W3的组合)的晶体管201的集成电路裸片200。图2A是集成电路裸片200的截面视图。图2B是集成电路裸片200的截面视图。图2C是图2A、图2B的集成电路裸片200的顶视图。
图2A的集成电路裸片200包括衬底200，其可以是超薄体和掩埋氧化物(UTBB)完全耗尽型绝缘体上硅(FDSOI)衬底。衬底202包括第一半导体材料层204、定位在第一半导体材料层204上的掩埋氧化物(BOX)层206以及定位在BOX层206上的第二半导体材料层208。在第二半导体材料层208下方的BOX层206的一部分已经被去除。栅极电介质218被定位在第二半导体材料层208上、在BOX层206的暴露侧部205上、在BOX层206的顶表面207上以及沿着侧壁224。栅极电极包括定位在栅极氧化物218上的衬垫220，并且导电材料222被定位在衬垫220上。侧壁间隔物224被定位邻近栅极电介质218的垂直部分219。电介质帽226被定位在导电材料222上、在衬垫220上以及在栅极电介质218上。晶体管201的沟道区域216对应于第二半导体材料层208与栅极电介质218接触的部分。沟槽隔离区域228被形成在第一半导体材料层204中并且沿着保护性电介质衬垫230排列。氧化物层245被定位在浅沟槽隔离228与侧壁224之间。
参考图2B，集成电路裸片200包括从第二半导体材料层208垂直地延伸的抬升的源极区域210和抬升的漏极区域212。侧壁间隔物224被定位在抬升的源极和漏极区域210、212与导电材料222之间。为了简单起见，栅极、源极和漏极接触以及金属间电介质层未在图2A至图2C中示出。
晶体管201具有三个端子：源极210、漏极212以及导电材料222，即栅极电极。通过向源极210、漏极212和栅极电极施加所选择的电压，漏极电流ID将从漏极212通过沟道区域216流向源极210。
在CMOS应用中，晶体管201充当可以被接通或者关断的开关。当晶体管201导通时，漏极电流ID从漏极212流向源极210。当晶体管201关断时，漏极电流ID不流动。在饱和模式中，漏极电流ID可以由以下表达式近似：
从以上表达式可以看出，漏极电流ID正比于沟道宽度W。因此，一种用来增加漏极电流ID的方式是增加沟道宽度W。
晶体管201与图1A至图1C中的晶体管201相比具有增加的有效沟道宽度W。参考图2A，沟道216的有效宽度对应于第二半导体材料层208的表面的与栅极电介质218直接接触的部分。因为第二半导体材料层208和BOX层206已经被刻蚀以暴露第二半导体材料层208的侧壁221以及底表面223的部分，所以栅极电介质218不仅被定位在第二半导体材料层208的顶表面上，而且被定位在第二半导体材料层208的侧壁221和底表面223的暴露部分上。衬垫220被定位在顶表面、暴露侧壁以及第二半导体材料层208的底表面的暴露部分上的栅极电介质218上。因此，当电压被施加在导电材料222与源极210之间(除了将电压施加在源极210与漏极212之间以外)以接通晶体管201时，沿着第二半导体材料层208的与栅极电介质218邻近的所有表面发生沟道反型。因此沟道216的有效宽度W包括第二半导体材料层208的顶表面的宽度W1、第二半导体材料层208的暴露侧壁的宽度W2以及第二半导体材料层208的底表面的暴露部分的宽度W3。总有效沟道宽度W可以由以下表达式近似：
W＝W1+2W2+2W3.
晶体管201的有效沟道宽度W可以比晶体管101的沟道宽度W大高达50％。因此，漏极电流ID可以与晶体管101的漏极电流ID大高达50％，而同时消耗与晶体管101相同的半导体衬底的面积。因此，晶体管201电流覆盖区与图1A至图1C的晶体管101的电流覆盖区相比是增加的。
下文将参考图2D至图2Y更加详细地描述用于形成晶体管201的材料、尺寸和工艺。
图2D图示了在中间处理阶段的集成电路裸片200。集成电路裸片200包括衬底202，其根据一个实施例可以是FDSOI衬底。衬底202包括第一半导体材料层204、直接位于第一半导体材料层204顶上的BOX层206以及直接位于BOX层206顶上的第二半导体材料层208。
在一个实施例中，第一半导体材料层204是在10nm与30nm厚之间的单晶硅。BOX层206是在10nm与25nm厚之间的二氧化硅。第二半导体材料层是在5nm与8nm厚之间的单晶硅。备选地，可以使用其他半导体材料和电介质材料用于第一半导体材料层204、第二半导体材料层208以及BOX层206。
因为第二半导体材料层208特别薄，所以在源极/沟道210、216和漏极/沟道212、216之间的结处的耗尽区域完全地在第二半导体材料层208的顶表面和底表面之间延伸。为此原因，衬底202是完全耗尽SOI衬底。然而，虽然参考图2A至图2Y示出并讨论的实施例被描述为包括FDSOI衬底202，但是可以根据本公开的原理使用部分耗尽SOI衬底或者完全不同的半导体衬底，正如本领域技术人员鉴于本公开将要理解的那样。
在图2E中，垫氧化物层232被形成在第二半导体材料层208上。垫氧化物层232可以通过在第二半导体材料层208暴露于氧气的同时加热集成电路裸片200形成。垫氧化物层232可以在1nm与3nm厚之间。
然后氮化硅层234被形成在垫氧化物层232上。氮化硅例如通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或者用于在集成电路裸片上形成氮化硅层的其他合适工艺形成。
在图2F中，在集成电路裸片200中刻蚀沟槽236。具体地，使用已知的光刻技术掩蔽并刻蚀集成电路裸片200。
在一个实施例中，以多个刻蚀步骤形成沟槽236。例如，可以执行第一刻蚀以刻蚀氮化硅层234、第二刻蚀可以刻蚀垫氧化物232、以及第三刻蚀可以刻蚀第二半导体材料层208、以及第四刻蚀可以刻蚀BOX层206。可以使用热磷酸刻蚀氮化硅层234。可以使用氢氟酸(HF)刻蚀垫氧化物232和BOX层206。可以使用氢氧化钾KOH刻蚀第二半导体材料层208。图2F中的最后刻蚀在完全地刻蚀通过BOX层206之前停止。这可以通过在刻蚀BOX层206时使用定时刻蚀实现。
在图2G中，氮化硅间隔物238被形成在沟槽236的侧部上。氮化硅间隔物238在下文将详细解释的后续步骤中保护BOX层206。可以通过化学气相沉积或者用于形成氮化硅层的任何其他合适的方式形成氮化硅间隔物238。
在图2H中，刻蚀并去除BOX层206的暴露部分，从而暴露第一半导体材料层204。氮化硅层234、238可以充当用于该刻蚀步骤的硬掩模。此后，再次利用充当硬掩模的氮化硅层234、238经由诸如各向异性刻蚀之类的刻蚀来刻蚀第一半导体材料层204的部分。
然后执行第一半导体材料层204的横向刻蚀以在第一半导体材料层204中形成凹陷。可以通过在第一半导体材料层204上外延生长硅锗来执行横向刻蚀。当从硅衬底外延生长硅锗时，硅锗将消耗硅衬底中的一些。换言之，与其说仅仅将硅锗添加到硅衬底的表面上，不如说是硅衬底中的一些被消耗并且变成硅锗。在图2H的情况下，硅锗将消耗BOX层206下方的第一半导体材料层204中的一些。此后，可以相对于第一半导体材料层204的纯硅选择性地刻蚀硅锗，由此留下BOX层206下方的凹陷240。可以使用HCl或者SC1刻蚀工艺选择性地刻蚀硅锗。在备选实施例中，硅锗可以通过CVD沉积并伴随着热驱动而不是外延生长硅锗。
在图2I中，电介质衬垫230被形成在集成电路裸片200的暴露部分上。在一个示例中，电介质衬垫230是氮化硅。备选地，电介质衬垫230可以使HfO2、HfSiOx、AlOx或者高度耐HF刻蚀的另一材料。然后在电介质衬垫230上沉积二氧化硅以便形成浅沟槽隔离区域(STI)228。二氧化硅可以通过CVD、PECVD或者任何其他合适的工艺沉积。
在图2J中，利用HF刻蚀将STI 228回刻蚀到BOX层206。当回刻蚀STI 228时，电介质衬垫230和氮化硅层234可以充当硬掩模。在已经回刻蚀STI之后，电介质衬垫230的暴露部分被回刻蚀到图2J中示出的位置。氮化硅间隔物也被去除。可以在单个刻蚀步骤中在不应用掩模的情况下去除电介质衬垫层230和氮化硅间隔物238。因为氮化硅层234比电介质衬垫230和氮化硅间隔物238厚得多，所以氮化硅层234只有小部分被去除。
然后通过沉积二氧化硅来再填充浅沟槽隔离区域228。二氧化硅可以通过CVD或者前文所描述的任何其他合适的工艺沉积。在利用二氧化硅再填充浅沟槽隔离区域228之后，在集成电路裸片200的顶部上执行化学机械平整化工艺以使氮化硅层234和浅沟槽隔离区域228的二氧化硅变平。
在图2K中，刻蚀并去除氮化硅层234。可以在没有掩模的情况下通过使用如前文所描述的相对于二氧化硅选择性地刻蚀氮化硅的刻蚀剂来去除氮化硅层234。
在图2L中，集成电路裸片200受到强HF湿法刻蚀。强湿法刻蚀完全地去除垫氧化物232并且将浅沟槽隔离228刻蚀回到电介质衬垫230。BOX层206也通过高浓度的HF被刻蚀，从而留下在第二半导体材料层208下的凹陷244和BOX层206。凹陷244例如在5nm与10nm之间。这暴露了第二半导体材料层208的顶表面225、侧表面221以及底表面223。
在图2M中，薄虚设栅极氧化物245被形成在集成电路裸片200的暴露部分上。多晶硅虚设栅极246然后被形成在虚设栅极氧化物245上。氮化硅硬掩模248然后被沉积在多晶硅246上。虚设栅极氧化物245和多晶硅虚设栅极246填充BOX层206中的凹陷244。在一个实施例中，虚设栅极氧化物245、多晶硅虚设栅极246以及氮化硅硬掩模248作为替代金属栅极的工艺被形成，这将在下文更加详细地描述。在备选实施例中，可以使用非晶硅而不是多晶硅用于层246。
图2N是根据一个实施例的集成电路裸片200的顶视图。在图2N中，硬掩模248、虚设栅极246以及虚设栅极氧化物245已经被光刻地掩蔽并用反应离子刻蚀(RIE)刻蚀，仅留下虚设氧化物245的条。剩余的多晶硅虚设栅极246和硬掩模248处于将变成如下文更加详细地描述的晶体管201的栅极结构214的位置中。为了确保在凹陷244中没有剩下多晶硅246，执行各向同性刻蚀以从凹陷244中去除多晶硅。
图2O是沿着如图2N中可见的截面线2O截取的图2N的集成电路裸片200的截面。图2P是沿着如图2N中可见的截面线2P截取的图2N的集成电路裸片200的截面。
图2Q是在已经在包括虚设栅极氧化物245、虚设多晶硅246和硬掩模248的虚设栅极结构周围形成了氮化硅侧壁间隔物224之后集成电路裸片200的顶视图。在形成侧壁间隔物224之后，在第二半导体材料层208上执行外延生长工艺，以便形成如图2R中可见的抬升的源极和漏极区域210、212。在外延生长中，硅以如下方式聚集在第二半导体材料层上，以使得与第二半导体材料层208的聚集是单晶结构的。掺杂物离子然后根据已知工艺被注入到外延生长的源极和漏极区域210、212中。如从图2R的截面可以看出的，氮化硅侧壁间隔物也被形成在凹陷244的暴露部分中。氮化硅侧壁间隔物224不在如在图2S中可见的凹陷244的仍由多晶硅246填充的部分中形成。
掺杂物离子被沉积在抬升的源极和漏极区域210、212中。根据集成电路设计众所周知的原理，基于晶体管是N沟道还是P沟道器件来选择掺杂物离子的类型，N或者P。虽然在图中未示出，但是硅化物层也可以被形成在源极区域210和漏极区域212上。
图2T至图2V是在已经在集成电路裸片200上形成层间电介质层260之后并且在已经去除虚设栅极氧化物245、虚设多晶硅栅极246和硬掩模248之后的集成电路裸片200的视图。在一个实施例中，层间电介质层260是二氧化硅。备选地，层间电介质层260可以是低K电介质、气凝胶或者电介质材料层的组合。
图2T是示出层间电介质层260和已经从其去除虚设栅极氧化物245、虚设多晶硅栅极246以及硬掩模248的第二半导体材料层208的暴露部分的集成电路裸片200的顶视图。在该俯视图中，侧壁24的顶表面可以是可见的。为了简单起见，省略了俯视图中的该特征。
图2U是沿着如图2T所示的截面线2U截取的集成电路裸片200的截面。图2U图示了虚设栅极氧化物245和虚设多晶硅栅极246已经被从凹陷244去除而侧壁间隔物224仍然保留。
图2V是沿着如图2T所示的截面线2V截取的集成电路裸片200的截面。图2T图示了侧壁间隔物224仍然在集成电路裸片200的不对应于晶体管201的栅极区域的那些区域中的凹陷244中。层间电介质层260覆盖抬升的源极和漏极区域210、212。
图2W至图2Y是在已经在其中先前已经去除虚设栅极氧化物245和虚设多晶硅栅极246的那些区域中沉积高K栅极电介质218、衬垫220以及导电材料222的集成电路裸片的视图。另外，氮化硅帽226已经被形成在栅极结构214上，并且导电插塞262、264已经被形成在层间电介质层260中。
图2W是集成电路裸片200的顶视图。图2W的顶视图图示了接触插塞262、264关于栅极结构214的位置。在图2W的顶视图中在栅极结构214上只有氮化硅帽层226是可见的。
图2X是沿着如图2W所见的截面线2X截取的图2W的集成电路裸片200的截面。高K栅极电介质218被直接定位在第二半导体材料层208上。沟道区域216位于直接在栅极电介质218下方的第二半导体材料层208中。沟道216的长度L对应于第二半导体材料层208的与栅极电介质218直接接触的部分。栅极结构214进一步包括与栅极电介质218直接接触的衬垫220。
在一个实施例中，栅极电介质218是具有在1与2nm之间的厚度的高K栅极电介质。栅极电介质218可以包括铪、锆、铪或锆的氧化物或者用于高K栅极电介质的其他合适的材料中的一种或者多种。栅极电介质可以通过CVD、物理气相沉积(PVD)或者用于形成高K栅极电介质的任何其他合适的工艺进行沉积。可以选择栅极电介质218的厚度以实现晶体管201的阈值电压Vth的特定值。
在一个实施例中，衬垫220包括金、铜、钛、钨、钽或者这些材料的氮化物中的一种或者多种。衬垫220可以通过CVD或者PVD进行沉积。在衬垫220的部分之间的空间填充有导电材料222。在一个实施例中，导电材料222是钨。
通过在层间电介质材料260中刻蚀过孔并继而用导电材料填充过孔来形成导电插塞262、264。在一个实施例中，导电插塞262、264由钨制成。备选地，可以选择其他合适的导电材料用于插塞262、264。
晶体管201的一个优点是针对接触插塞262、264的放松的对准约束。这源于第一半导体材料层204中的凹陷240以及半导体材料的外延层从第二半导体材料层208的侧壁的向外生长。接触插塞262、264可以进一步地来自侧壁间隔物224而没有由于BOX 208的可能的过刻蚀而短接到第一半导体材料层204的风险。
图2Y是沿着截面线2Y截取的图2W的集成电路裸片200的截面。图2Y图示了诸如与图1A至图1C的晶体管101的沟道宽度相比晶体管201的沟道宽度W的增加。具体地，总宽度W是W1、W2和W3的组合。宽度W2可以被认为是沟道区域的高度。宽度W1比宽度W2(即高度)明显更大。这与fin-fet结构的鳍形成对照，其具有比宽度大得多的高度。在一个实施例中，本公开的宽度W1在40和400纳米的范围中，并且宽度W2(高度)在4和12纳米的范围中。这给出W1与W2的比率(宽：高)在10:1和100:3的范围中。这与鳍的尺寸形成对照，其可以具有35和50纳米的范围中的高度以及在6和12纳米的范围中的宽度(其对应于在6:35和6:25的范围中的宽与高的比率)。在一个示例中，宽度W1约100nm。宽度W1近似地对应于晶体管101的沟道宽度W。宽度W2约5nm。宽度W3约10nm。因此，在一个示例中，晶体管201的总沟道宽度W为：
W＝W1+2W2+2W3＝100nm+2(5nm)+2(10nm)＝130nm.
因此，晶体管201可以导致沟道宽度W相对于图1A至图1C的常规平面晶体管101的很大增加。沟道宽度W的增加对应于漏极电流ID的增加。因为已经在不消耗增加的半导体衬底面积的情况下增加了沟道宽度W，所以相对于图1A至图1C的晶体管101增加了晶体管201的电流覆盖区。
此外，有可能获得使用第一半导体材料层204作为晶体管201的背栅极的好处。因为BOX层206和第二半导体材料层208非常薄，所以可以向第一半导体材料层204施加电压以影响晶体管201的沟道区域216。以这种方式，可以通过向第一半导体材料层204施加选择的电压来调节晶体管201的阈值电压Vth。
虽然图2A至图2Y和相关描述已经公开了实现SOI技术的集成电路裸片200，但是这样的描述是仅借助于示例的方式给出的。本领域技术人员将认识到，根据本公开，在不脱离本公开的范围的情况下本公开的原理可以应用到除SOI衬底之外的半导体技术。所有这样的其他应用落入本公开的范围内。
图3A至图3G图示了用于形成包括与图1A至图1C的晶体管101以及其他常规晶体管结构的沟道宽度W相比具有增加的沟道宽度W的晶体管301的集成电路裸片300的工艺。
图3A是在中间处理阶段的集成电路裸片300的截面。集成电路裸片300包括FDSOI衬底302。FDSOI衬底302包括第一半导体材料层304、直接定位在第一半导体材料层304上的BOX层306以及直接定位在BOX层306上的第二半导体材料层308。垫氧化物332被定位在第二半导体材料层308上。氮化硅层334被定位在垫氧化物层332上。先前已经在集成电路裸片300中形成沟槽隔离区域328。电介质衬垫330被定位在沟槽隔离区域328与FDSOI衬底302之间。选择用于沟槽隔离区域328和衬垫330的材料使得可以相对于衬垫330的材料选择性地刻蚀沟槽隔离区域328中的材料。
在一个实施例中，第一半导体材料层304是在10nm和30nm厚之间的单晶硅。BOX层306是在10nm与25nm厚之间的二氧化硅。第二半导体材料层308是在5nm与8nm厚之间的单晶硅。备选地，其他半导体材料和电介质材料可以用于第一半导体材料层304、第二半导体材料层308和BOX层306。垫氧化物层332在1nm与3nm厚之间。在一个实施例中，浅沟槽隔离区域328的材料是二氧化硅并且衬垫330的材料是氮化硅。
在图3B中，沟槽隔离区域328和衬垫330已经被回刻蚀到BOX层306。这可以通过使用湿法刻蚀或者干法刻蚀首先刻蚀沟槽隔离区域328中的材料至在BOX层306的底部上方的位置并随后刻蚀衬垫330到相同位置来完成。
在图3C中，沟槽隔离区域328已经再填充有诸如二氧化硅之类的电介质材料。然后执行化学机械平整化工艺以平整化集成电路裸片300的顶表面，从而留下图3C中示出的结构。
在图3D中，已经在连续的刻蚀步骤中去除了氮化硅层334和垫氧化物层332。沟槽隔离区域328也已经被回刻蚀到BOX 306。在去除垫氧化物332期间，使用非常高浓度的HF以完全地暴露第二半导体材料层308的侧壁。
在图3E中，高K栅极电介质318已经被形成在第二半导体材料层308的顶部和侧壁上。薄层320已经被直接形成在栅极电介质318上。多晶硅层322已经被形成在层320上。氮化硅硬掩模326已经被形成在多晶硅322上。
图3E图示了晶体管301的更大的沟道宽度W。在一个示例中，宽度W1约100nm。宽度W1可以类似于晶体管101的整个沟道宽度W。晶体管301的宽度W2约5nm。因此，在一个示例中，晶体管301的总沟道宽度W为：
W＝W1+2W2＝100nm+2(5nm)＝110nm.
因此，晶体管301可以导致沟道宽度比图1A至图1C的常规平面晶体管约10％的增加。
图3F是沿着如图3G所见的截面线3F截取的集成电路裸片300的截面。高K栅极电介质318被直接定位在第二半导体材料层308上。沟道区域316被定位在直接位于栅极电介质318下方的第二半导体材料层308中。沟道316的长度L对应于第二半导体材料层308的与栅极电介质318直接接触的部分。栅极结构314进一步包括与栅极电介质318直接接触的金属栅极320。
在一个实施例中，栅极电介质318是具有在1nm与2nm之间的厚度的高K栅极电介质。栅极电介质318可以包括铪、锆、这些材料的氧化物或者用于高K栅极电介质的其他合适的材料中的一种或者多种。栅极电介质可以通过CVD、物理气相沉积(PVD)或者用于形成高K栅极电介质的任何其他合适的工艺进行沉积。可以选择栅极电介质318的厚度以实现晶体管301的阈值电压Vth的特定值。
在一个实施例中，层320包括钛、钨、钽或者这些材料的氮化物中的一种或者多种。衬垫320可以通过CVD或者PVD进行沉积。在层320的部分之间的空间填充有导电材料322。在一个实施例中，导电材料322是多晶硅。
通过在层间电介质材料360中刻蚀过孔并继而用导电材料填充过孔来形成导电插塞362、364。在一个实施例中，导电插塞362、364由钨制成。备选地，可以选择其他合适的导电材料用于插塞362、364。
图3G是集成电路裸片300的顶视图。图3G的顶视图图示了接触插塞362、364相对于栅极结构314的位置。在图3G的顶视图中在栅极结构314上只有氮化硅帽层326是可见的。
本公开的一个实施例涉及一种集成电路，其包括第一半导体材料层、定位在第一半导体材料层的顶表面上和侧表面上的晶体管的栅极电介质。栅极电介质可以直接位于第一半导体材料层上。晶体管的栅极电极被定位在第一半导体材料层的顶表面和侧表面上的栅极电介质上。晶体管的源极区域被形成在第二半导体材料层中，并且晶体管的漏极区域被形成在第二半导体材料层中。第二半导体材料层在第一半导体材料层上。
另一实施例涉及一种器件，该器件包括衬底、在衬底上的第一半导体材料层(第一层具有顶表面、侧表面和底表面)、在第一半导体材料层的地表面的一部分与衬底之间的第一凹陷和第二凹陷、以及在第一半导体材料层上以及在第一凹陷和第二凹陷中的栅极结构，栅极结构被配置成与第一半导体材料层的顶表面、侧表面以及底表面的一部分相互作用。
上文所描述的各个实施例可以被组合以提供进一步的实施例。如果需要使用各种专利、申请和公开的构思以提供又进一步的实施例，则实施例的方面可以被修改。
鉴于上述描述可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求限制到在说明书和权利要求书中公开的特定实施例，而是应当被解释为包括所有可能的实施例以及该权利要求书对其有权享有的等价方案的全部范围。因此，权利要求书不由公开限制。

Claims (20)

1.一种集成电路裸片，包括：
第一半导体材料层，包括第一凹陷和第二凹陷；
在所述第一凹陷和所述第二凹陷中的隔离层；
第一电介质材料层，被定位在所述第一半导体材料层上，所述隔离层的顶表面低于所述第一电介质材料层的顶表面；
第二半导体材料层，被定位在所述第一电介质材料层上；以及
晶体管，包括：
沟道区域，在所述第二半导体材料层中；
栅极电介质，被定位在所述第二半导体材料层的顶表面和侧壁上；以及
栅极电极，被定位在所述第二半导体材料层的所述顶表面和所述侧壁上的所述栅极电介质上。
2.根据权利要求1所述的集成电路裸片，包括在所述第二半导体材料层的一部分下方的所述第一电介质材料层中的凹陷，所述栅极电介质被定位在所述凹陷上方的所述第二半导体材料层的底表面上。
3.根据权利要求2所述的集成电路裸片，其中所述栅极电极被定位在所述第二半导体材料层的所述底表面上的所述栅极电介质上。
4.根据权利要求3所述的集成电路裸片，其中所述晶体管的沟道宽度包括所述第二半导体材料层的厚度、所述顶表面的宽度以及直接位于所述凹陷上方的所述底表面的宽度。
5.根据权利要求1所述的集成电路裸片，其中所述栅极电介质进一步被定位在所述第一电介质材料层的一部分上。
6.根据权利要求1所述的集成电路裸片，其中所述晶体管包括定位在所述第二半导体材料层上的源极区域和漏极区域。
7.根据权利要求1所述的集成电路裸片，其中所述第二半导体材料层具有小于10nm的厚度。
8.根据权利要求1所述的集成电路裸片，其中所述栅极电介质是包括铪或者锆的高K栅极电介质。
9.根据权利要求1所述的集成电路裸片，包括电耦合到所述第一半导体材料层的背栅极电极。
10.一种形成晶体管的方法，所述方法包括：
通过在第一半导体材料层中刻蚀沟槽来暴露所述第一半导体材料层的侧壁，所述第一半导体材料层被定位在第一电介质材料层上，所述第一电介质材料层被定位在第二半导体材料层上，所述第二半导体材料层包括第一凹陷和第二凹陷，所述第一凹陷和所述第二凹陷被填充有隔离材料以形成隔离层，以及所述隔离层的顶表面低于所述第一电介质材料层的顶表面；
在所述第一半导体材料层的暴露的所述侧壁上和顶表面上形成栅极电介质；以及
在所述第一半导体材料层的所述侧壁上和所述顶表面上的所述栅极电介质上形成栅极电极。
11.根据权利要求10所述的方法，包括：
在所述第一半导体材料层的一部分下方的所述第一电介质材料层中形成凹陷；
在所述第一半导体材料层的底表面上形成所述栅极电介质；以及
在所述第一半导体材料层的所述底表面上的所述栅极电介质上形成所述栅极电极。
12.根据权利要求11所述的方法，包括在所述第一电介质材料层的侧壁上形成氮化硅层。
13.根据权利要求10所述的方法，包括在直接位于所述第一电介质材料层下方的所述第二半导体材料层中形成所述第一凹陷和所述第二凹陷，其中衬垫覆盖所述第一凹陷和所述第二凹陷的所述表面。
14.根据权利要求13所述的方法，其中形成所述第二凹陷包括：
在所述第二半导体材料层上外延生长硅锗；以及
选择性蚀刻所述硅锗。
15.根据权利要求13所述的方法，包括用二氧化硅填充所述第二凹陷，所述二氧化硅与所述衬垫接触。
16.一种集成电路裸片，包括：
第一半导体材料层，包括第一凹陷和第二凹陷；
在所述第一凹陷和所述第二凹陷中的隔离层；
位于所述第一半导体材料层上的第一电介质材料层，所述隔离层的顶表面低于所述第一电介质材料层的顶表面；
第二半导体材料层，位于所述第一电介质材料层上；
晶体管的栅极电介质，被定位在所述第二半导体材料层的顶表面上和侧表面上；
所述晶体管的栅极电极，被定位在所述第二半导体材料层的所述顶表面和所述侧表面上的所述栅极电介质上；
所述晶体管的源极区域，在所述第二半导体材料层中；以及
所述晶体管的漏极区域，在所述第二半导体材料层中。
17.根据权利要求16所述的集成电路裸片，包括第一电介质材料层，所述第一电介质材料层被直接定位在所述第一半导体材料层上。
18.根据权利要求17所述的集成电路裸片，其中所述第一电介质材料层从所述第二半导体材料层的底表面的一部分被凹陷。
19.根据权利要求18所述的集成电路裸片，其中所述栅极电介质被定位在所述第二半导体材料层的所述底表面的所述一部分上。
20.根据权利要求19所述的集成电路裸片，其中所述栅极电极被定位在所述第二半导体材料层的所述底表面的所述一部分上的所述栅极电介质上。
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