CN105974778B - 用于激光测距中的全数字时间间隔测量系统 - Google Patents

用于激光测距中的全数字时间间隔测量系统 Download PDF

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    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase

Abstract

本发明公开了一种用于激光测距中的全数字时间间隔测量系统，涉及时间间隔测量技术。本系统包括参考时钟模块（100）、待测时间间隔产生模块（200）、相位重合检测模块（300）、边沿检测模块（400）、计数器模块（500）和数据处理模块（600）。本发明的各个模块是由FPGA芯片上产生，由Verilog HDL硬件描述语言编程实现；本发明的基于FPGA的高速数字逻辑电路，可以直接与激光系统中其他小系统直接集成、通信等；本发明的参考时钟模块是频率较稳定，减少测量误差；本发明的可移植性较强，通过简单的参数改变，就可以移植到其他地震仪器中精密时间间隔测量系统中。

Description

用于激光测距中的全数字时间间隔测量系统
技术领域
本发明涉及时间间隔测量技术，尤其涉及一种用于激光测距中的全数字时间间隔测量系统，即测量激光光脉冲的飞行往返时间的时间间隔。
背景技术
为了测得地面到卫星之间的距离,通过采样测量激光脉冲在地面到卫星之间飞行的往返时间间隔的方法来完成。所测的间隔乘以光速的二分之一就是地面上该点到卫星的距离。
一般常见的激光测距系统中的测量脉冲激光飞行时间间隔测量方法是用采样集成TDC(时间数字转换器)芯片和FPGA(Field-Programmable GateArray，现场可编程门阵列)相结合来实现的，此方法造成了硬件结构较为复杂，且系统成本较高。
使用FPGA芯片直接构建测量脉冲激光往返飞行时间间隔系统，既可降低设计难度与复杂度又能减少设计成本和缩短开发周期。
此外,全数字化是激光测距的发展目标之一，基于FPGA实现一种用于激光测距中的测量激光光脉冲的飞行往返时间的时间间隔测量系统是比较好的途径。
发明内容
本发明的目的就在于克服现有技术存在的上述缺点和不足，提供一种用于激光测距中的全数字时间间隔测量系统。
本发明的目的是这样实现的：
在FPGA芯片上，通过使用Verilog HDL硬件描述语言来编程实现能够测量起始、停止事件发生时刻的全数字系统。
具体地说，本系统包括参考时钟模块、待测时间间隔产生模块、相位重合检测模块、边沿检测模块、计数器模块和数据处理模块；
其连接关系是：
外部输入信号有Rst：复位信号、Inclk：外部时钟源、Start：激光发射时刻、Stop：激光反射到系统时刻；
参考时钟模块的输出c0、c1、c2，其中：c0连接待测时间间隔产生模块的输入和计数器模块的第1计数器的时钟输入，c1连接计数器模块的第2计数器和第4计数器时钟输入、相位重合检测模块的输入，c2连接计数器模块的第3计数器和第5计数器时钟输入、相位重合检测模块的输入；
待测时间间隔产生模块的输出gate、fine_f、fine_l，其中gate输出连接到计数器模块的第1计数器的计数使能输入，fine_f输出连接到边沿检测模块的前段短时间边沿检测的输入，fine_l输出连接到边沿检测模块的前段短时间边沿检测的输入；
相位重合检测模块的前段相位重合检测输出连接到边沿检测模块的前段短时间边沿检测的输入，相位重合检测模块的前段相位重合检测输出连接到边沿检测模块的后段短时间边沿检测的输入；
边沿检测模块的前段短时间边沿检测的输出f_p、f_n，其中输出f_p连接到计数器模块的第2计数器计数使能输入和相位重合检测模块的前段相位重合检测输入，输出f_n连接到计数器模块的第3计数器计数使能输入和相位重合检测模块的前段相位重合检测输入；
边沿检测模块的前段短时间边沿检测的输出l_p、l_n，其中输出l_p连接到计数器模块的第4计数器计数使能输入和相位重合检测模块的后段相位重合检测输入，输出f_n连接到计数器模块的第5计数器计数使能输入和相位重合检测模块的后段相位重合检测输入；
计数器模块的5个输出n1、n2、n3、n4、n5，其中输出n1连接到数据处理模块中的M1乘法器，输出n2连接到数据处理模块中的M2乘法器，输出n3连接到数据处理模块中的M3乘法器，输出n4连接到数据处理模块中的M4乘法器，输出n5连接到数据处理模块中的M5乘法器。
本发明具有下列优点和积极效果：
①本发明的各个模块是由FPGA芯片上产生，由Verilog HDL硬件描述语言编程实现；
②本发明的基于FPGA的高速数字逻辑电路，可以直接与激光系统中其他小系统直接集成、通信等；
③本发明的参考时钟模块是由PLL的IP核直接构造的，产生的C0、C1、C2参考时钟，频率较稳定，减少测量误差。
④本发明的时间间隔测量系统的可移植性较强，通过简单的参数改变，就可以移植到其他地震仪器中精密时间间隔测量系统中。
附图说明
图1是本系统的结构方框图；
图2是待测时间间隔产生模块的电路原理图；
图3是相位重合检测模块的电路原理图；
图4是边沿检测电路原理图；
图5是计数器模块内部结构图；
图6是数据处理模块内部结构图；
图7是本系统的起始信号和停止信号两事件时间间隔时序原理图；
图8是本系统的短时间间隔(f_f、f_l)测量时序原理图。
图中：
100—参考时钟模块；
200—待测时间间隔产生模块，
201—D1触发器，202—D2触发器，203—D3触发器，
204—&1与门，205—&2与门，206—&3与门，
207—F1非门，208—F2非门，209—F3非门；
300—相位重合检测模块，
310—前段相位重合检测，
311—&4与门，312—&5与门，313—D4触发器，
314—D5触发器，315—&6与门，316—F4非门，
320—后段相位重合检测，
321—&7与门，322—&8与门，323—D6触发器，
324—D7触发器，325—&9与门，326—F5非门；
400—边沿检测模块，
410—前段短时间边沿检测，
411—F6非门，412—D8触发器，413—D9触发器，414—F7非门，
420—后段短时间边沿检测，
421—F8非门，422—D10触发器，423—D11触发器，424—F9非门；
500—计数器模块，
501—第1计数器，502—第2计数器，503—第3计数器，
504—第4计数器，505—第5计数器；
600—数据处理模块，
601—M1乘法器，602—M2乘法器，603—M3乘法器，
604—M4乘法器，605—M5乘法器，606—S1加法器，
607—S2加法器，608—S3加法器，609—S4加法器。
具体实施方式
下面结合附图和实施例详细说明：
一、结构
1、总体
如图1，本系统包括参考时钟模块100、待测时间间隔产生模块200、相位重合检测模块300、边沿检测模块400、计数器模块500和数据处理模块600；
其连接关系是：
外部输入信号有Rst：复位信号、Inclk：外部时钟源、Start：激光发射时刻、Stop：激光反射到系统时刻；
参考时钟模块100的输出c0、c1、c2，其中：c0连接待测时间间隔产生模块200的输入和计数器模块500的第1计数器501的时钟输入，c1连接计数器模块500的第2计数器502和第4计数器504时钟输入、相位重合检测模块300的输入，c2连接计数器模块500的第3计数器503和第5计数器505时钟输入、相位重合检测模块300的输入；
待测时间间隔产生模块200的输出gate、fine_f、fine_l，其中gate输出连接到计数器模块500的第1计数器501的计数使能输入，fine_f输出连接到边沿检测模块400的前段短时间边沿检测410的输入，fine_l输出连接到边沿检测模块400的前段短时间边沿检测420的输入；
相位重合检测模块300的前段相位重合检测310输出连接到边沿检测模块400的前段短时间边沿检测410的输入，相位重合检测模块300的前段相位重合检测320输出连接到边沿检测模块400的后段短时间边沿检测420的输入；
边沿检测模块400的前段短时间边沿检测410的输出f_p、f_n，其中输出f_p连接到计数器模块500的第2计数器502计数使能输入和相位重合检测模块300的前段相位重合检测310输入，输出f_n连接到计数器模块500的第3计数器503计数使能输入和相位重合检测模块300的前段相位重合检测310输入；
边沿检测模块400的前段短时间边沿检测420的输出l_p、l_n，其中输出l_p连接到计数器模块500的第4计数器504计数使能输入和相位重合检测模块300的后段相位重合检测320输入，输出f_n连接到计数器模块500的第5计数器505计数使能输入和相位重合检测模块300的后段相位重合检测320输入；
计数器模块500的5个输出n1、n2、n3、n4、n5，其中输出n1连接到数据处理模块600中的M1乘法器601，输出n2连接到数据处理模块600中的M2乘法器602，输出n3连接到数据处理模块600中的M3乘法器603，输出n4连接到数据处理模块600中的M4乘法器604，输出n5连接到数据处理模块600中的M5乘法器605。
本系统的工作机理：
将激光测距系统的激光发射时刻和激光反射返回时刻的两事件时间间隔差，用参考时钟模块(100)产生三种不同频率的参考时钟信号，待测时间间隔产生模块(200)将两事件的时间间隔分成三段时间间隔，其中较大的时间间隔直接用第1计数器来测量该间隔里的参考时钟的脉冲个数，另外两个较小的时间间隔(前段段时间间隔和后段短时间间隔)，采用分别用时间间隔的边沿信号来触发不同频率的参考时钟，系统中使用相位重合检测模块(300)来检测触发后的两参考时钟的相位重合点来作为停止信号，分别用计数器来测量短时间间隔的边沿到两参考时钟相位重合点的参考时钟的脉冲个数，最后使用数据处理模块(600)来处理计数器模块(500)中各个计数器的值即可得到激光发射时刻和激光反射返回时刻的两事件时间间隔数值。
2、功能部件
1)参考时钟模块100
如图1，参考时钟模块100是直接调用由Altera公司的PLL的IP核进行设置搭建的硬件电路。
将外部时钟源Inclk通过PLL倍频生成三种参考时钟c0、c1、c2(周期分别为Tc0、Tc1、Tc2，频率分别为fc0、fc1、fc2)作为本系统的各个子模块的参考时钟信号，其特点是输出的参考时钟信号稳定，减少误差。
2)待测时间间隔产生模块200
待测时间间隔产生模块200是一种在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路；如图2，待测时间间隔产生模块200包括D1触发器201、D2触发器202、D3触发器203、&1与门204、&2与门205、&3与门206、F1非门207、F2非门208和F3非门209；
其连接关系是：
start作为D1触发器201的CLK输入，stop作为D2触发器202的CLK输入，c0作为D3触发器203的CLK输入，D1触发器201和D2触发器202的D输入端设置为逻辑“1”，将D1触发器201的输出连接到&1与门204输入，D2触发器202的输出连接到F2非门208输入，F2非门208输出连接到&1与门204输入，&1与门204输出连接到F1非门207输入、&3与门206输入以及D3触发器203的D输入，F1非门207输出连接到&2与门205输入，D3触发器203的输出连接到&2与门205输入和F3非门209输入，F3非门209输出连接到&3与门206输入。
其工作机理是：
如图7，用D1触发器201和D2触发器202来检测起始start信号和停止stop信号的上升沿，将输出检测信号一旦检测到其两事件信号的上升沿，即输出1，再将停止stop信号的上升沿检测输出信号通过F2非门208取反后，与起始start信号的上升沿检测输出信号通过&1与门204相与即可得到时间间隔信号gate信号，gate信号作为D3触发器203的触发端输入，c0作为参考时钟信号，将D3触发器203输出信号c_gate通过F3非门209取反和&1与门204输出gate信号通过&3与门206便可得到fine_f，将&1与门204输出gate信号通过F1非门207输出和D3触发器203输出信号c_gate通过&2与门205便可得到fine_l。
将脉冲激光发出时刻作为起始start的触发信号；脉冲激光通过反射回来激光测距接收到的时刻停止作为本发明停止stop的触发信号，本待测时间间隔产生模块200将时间开始start、停止信号stop转换为可以用于测量时间间隔信号gate信号，且将该时间间隔分为三段，分别为c_gate信号、前段短时间间隔fine_f及后段短时间间隔fine_l。
3)相位重合检测模块300
相位重合检测模块300是在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路；如图3，相位重合检测模块300是由前段相位重合检测310和后段相位重合检测320构成的；
前段相位重合检测310包括&4与门311、&5与门312、D4触发器313、D5触发器314、&6与门315、F4非门316；
其连接关系是：
参考时钟模块100的输出c1和边沿检测模块400的输出f_p作为&4与门311输入，参考时钟模块100的输出c2和边沿检测模块400的输出f_n作为&5与门312输入，&4与门311输出连接到D4触发器313的D输入端，&5与门312输出连接到D4触发器313和D5触发器314的CLK输入端，D4触发器313的输出连接到D5触发器314的D输入端和F4非门316输入，将D5触发器314的输出连接到&6与门315输入，将F4非门316输出连接到&6与门315输入。
后段相位重合检测320包括&7与门321、&8与门322、D6触发器323、D7触发器324、&9与门325，F5非门326；其连接关系是：参考时钟模块100的输出c1和边沿检测模块400的输出l_p作为&7与门321输入，参考时钟模块100的输出c2和边沿检测模块400的输出l_n作为&8与门322输入，&7与门321输出连接到D6触发器323的D输入端，&8与门322输出连接到D6触发器323和D7触发器324的CLK输入端，D6触发器323的输出连接到D7触发器324的D输入端和F5非门326输入，将D7触发器324的输出连接到&9与门325输入，将F5非门326输出连接到&9与门325输入。
其工作机理是：
如图8，前段相位重合检测310功能是检测前段短时间fine_f中上升沿f_p时刻始c1参考时钟和下降沿f_n时刻始c2参考时钟的相位重合时刻，c1参考时钟与前段短时间边沿检测410输出的上升边沿f_p通过&4与门311相与后得到s_clk时钟信号，c2参考时钟与前段短时间边沿检测410输出的下降边沿f_n通过&5与门312相与后得到f_clk时钟信号，将s_clk信号作为D4触发器313的D输入，f_clk信号作为D4触发器313和D5触发器314的触发时钟CLK输入，将D4触发器313的输出作为D5触发器314的D输入，将D4触发器313的输出通过F4非门316取反再与D5触发器314的输出通过&6与门315相与后输出值若为“0”则说明s_clk和f_clk两信号的相位差不为0°；若输出值为“1”，则说明该时刻为s_clk和f_clk两信号的相位的重合点，相位差为0°，前段相位重合检测310输出coincidence信号结果为“1”。
同理，后段相位重合检测320功能是检测前段短时间fine_l中上升沿l_p时刻始c1参考时钟和下降沿l_n时刻始c2参考时钟的相位重合时刻，c1参考时钟与后段短时间边沿检测420输出的上升边沿l_p通过&7与门321相与后得到s_clk时钟信号，c2参考时钟与后段短时间边沿检测420输出的下降边沿l_n通过&8与门322相与后得到f_clk时钟信号，将s_clk信号作为D6触发器323的D输入，f_clk信号作为D6触发器323和D7触发器324的触发时钟CLK输入，将D6触发器323的输出作为D7触发器324的D输入，将D6触发器323的输出通过F5非门326取反再与D7触发器324的输出通过&9与门325相与后输出值若为“0”则说明s_clk和f_clk两信号的相位差不为0°；输出值若为“1”，则说明该时刻为s_clk和f_clk两信号的相位的重合点，相位差为0°，后段相位重合检测320输出coincidence信号结果为“1”。
4)边沿检测模块400
边沿检测模块400是在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路；如图4，边沿检测模块400是由前段短时间边沿检测410和后段短时间边沿检测420构成的；
前段短时间边沿检测410包括F6非门411、D8触发器412、D9触发器413、F7非门414；
其连接关系是：
将前段相位重合检测310输出coincidence(f)和待测时间间隔产生模块200输出fine_f作为边沿检测模块400中前段短时间边沿检测410输入，将前段相位重合检测310输出coincidence(f)连接到F7非门414输入，待测时间间隔产生模块200输出fine_f连接到F6非门411输入和D8触发器412的CLK输入端，F6非门411输出连接到D9触发器413的CLK输入端，F7非门414输出连接到D8触发器412和D9触发器413的复位CLR输入端，将D8触发器412和D9触发器413的D输入出发端设置为逻辑“1”。
后段短时间边沿检测420包括F8非门421、D10触发器422、D11触发器423和F9非门424；
其连接关系是：
将后段相位重合检测320输出coincidence(l)和待测时间间隔产生模块200输出fine_l作为边沿检测模块400中后段短时间边沿检测420输入，将后段相位重合检测320输出coincidence(l)连接到F9非门424输入，待测时间间隔产生模块200输出fine_l连接到F8非门421输入和D10触发器422的CLK输入端，F8非门421输出连接到D11触发器423的CLK输入端，F9非门424输出连接到D10触发器422和D11触发器423的复位CLR输入端，将D10触发器422和D11触发器423的D输入出发端设置为逻辑“1”。
其工作机理是：
如图8，待测时间间隔产生模块200输出fine_f信号为极小时间间隔信号，有一个上升沿和一个下降沿，将D8触发器412和D9触发器413的D出发输入设置为“1”，用fine_f信号作为D8触发器412的CLK时钟输入即可检测到fine_f信号上升边沿时刻信号f_p，将fine_f信号通过F6非门411取反后的信号作为D9触发器413的CLK时钟输入即可检测到fine_f信号下降边沿时刻信号f_n，当前段相位重合检测310输出coincidence(f)值为“1”时，则通过F7非门414取反为“0”作为D8触发器412和D9触发器413的复位端，即可实现前段短时间边沿检测410的两个输出由f_p、f_n分别跳变为f_pe、f_ne。
同理，待测时间间隔产生模块200输出fine_l信号为极小时间间隔信号，有一个上升沿和一个下降沿，将D10触发器422和D11触发器423的D出发输入设置为“1”，用fine_l信号作为D10触发器422的CLK时钟输入即可检测到fine_l信号上升边沿时刻信号l_p，将fine_l信号通过F8非门421取反后的信号作为D11触发器423的CLK时钟输入即可检测到fine_l信号下降边沿时刻信号l_n，当后段相位重合检测320输出coincidence(l)值为“1”时，则通过F9非门424取反为“0”作为D10触发器422和D11触发器423的复位端，即可实现后段短时间边沿检测420的两个输出由l_p、l_n分别跳变为l_pe、l_ne。
5)计数器模块500
计数器模块500是由5个计数器通过调用Altera公司计数器COUNTER的IP核搭建的硬件电路；如图5，计数器模块500包括第1计数器510、第2计数器502、第3计数器503、第4计数器504和第5计数器505；
其连接关系是：
计数器模块500中的5个计数器工作是并行工作，每个计数器均为独立的工作模式，其之间无输入输出关系。
其工作机理是：
第1计数器501计数宽度是10bit，将待测时间间隔产生模块200输出的时间间隔信号gate作为第1计数器501的计数使能端输入，参考时钟模块100的输出c0作为第1计数器501的计数参考时钟，计数值记为：n1。
第2计数器502计数宽度是8bit，将前段短时间边沿检测410的输出f_p作为第2计数器502的计数使能端输入，参考时钟模块100的输出c1作为第2计数器502的计数参考时钟，计数值记为：n2。
第3计数器503计数宽度是8bit，将前段短时间边沿检测410的输出f_n作为第3计数器503的计数使能端输入，参考时钟模块100的输出c2作为第3计数器503的计数参考时钟，计数值记为：n3。
第4计数器504计数宽度是8bit，将后段短时间边沿检测420的输出l_p作为第4计数器504的计数使能端输入，参考时钟模块100的输出c1作为第4计数器504的计数参考时钟，计数值记为：n4。
第5计数器505计数宽度是8bit，将后段短时间边沿检测420的输出l_n作为第5计数器505的计数使能端输入，参考时钟模块100的输出c2作为第5计数器505的计数参考时钟，计数值记为：n5。
6)数据处理模块600
数据处理模块600直接调用Altera公司的加法器IP核和乘法器IP核，通过VerilogHDL硬件描述语言编程构建的硬件电路；如图6，数据处理模块600包括M1乘法器601、M2乘法器602、M3乘法器603、M4乘法器604、M5乘法器605、S1加法器606、S2加法器607、S3加法器608和S4加法器609；
其连接关系是：
将计数器模块500第1计数器510的输出连接到M1乘法器601输入端，第2计数器502连接到M2乘法器602输入端，第3计数器503连接到M3乘法器603输入端，第4计数器504连接到M4乘法器604输入端，第5计数器505连接到M5乘法器605输入端，M1乘法器601和S3加法器608的输出连接到S4加法器609输入端，M2乘法器602输出连接到S1加法器606输入端，M3乘法器603输出连接到S1加法器606输入端，M4乘法器604输出连接到S2加法器607输入端，M5乘法器605输出连接到S2加法器607输入端，S1加法器606和S2加法器607输出连接到S3加法器608输入端。
其工作机理是：
第1计数器501的计数值n1作为M1乘法器601的输入，设置M1乘法器601的被乘数位参考时钟模块100的输出c0的时钟周期Tc0,可知结果tc＝n1*Tc0；
第2计数器502的计数值n2作为M2乘法器602的输入，设置M2乘法器602的被乘数位参考时钟模块100的输出c1的时钟周期Tc1,可知结果tfs＝n2*Tc1；
第3计数器503的计数值n3作为M3乘法器603的输入，设置M3乘法器603的被乘数位参考时钟模块100的输出c2的时钟周期Tc2,可知结果tff＝n3*Tc2；
第4计数器504的计数值n4作为M4乘法器604的输入，设置M4乘法器604的被乘数位参考时钟模块100的输出c1的时钟周期Tc1,可知结果tls＝n4*Tc1；
第5计数器505的计数值n5作为M5乘法器605的输入，设置M5乘法器605的被乘数位参考时钟模块100的输出c2的时钟周期Tc2,可知结果tlf=n5*Tc2；
M2乘法器602，M3乘法器603的输出作为S1加法器606的输入，可知S1加法器606的结果即为前段短时间间隔fine_f为：tf1＝tfs-tff。
M4乘法器604，M5乘法器605的输出作为S2加法器607的输入，可知S2加法器607的结果即为后段短时间间隔fine_l为：tf2＝tls-tlf。
根据该系统开始Start信号(脉冲激光发出时刻)和结束Stop信号(脉冲激光接收时刻)两事件的时间信号时间间隔值：
t测＝nc*Tc0+(nfs*Tc1-nff*Tc2)-(nls*Tc1-nlf*Tc2)
可知：
t测＝tc+tf1-tf2
将S1加法器606和S2加法器607的输出作为S3加法器608的输入，可知S3加法器608的结果为：ts3＝tf1-tf2；
将M1乘法器601和S3加法器608的输出作为S4加法器609的输入，即可计算出计算start信号和stop信号的时间间隔差值：t测＝tc+ts3。
三、实验结果
本发明以50MHz为本系统的参考时钟进行测试，分别对固定单点目标以及量程(500～3000m)范围内多点目标进行测试，测量的时间间隔值的绝对误差保持在300ps范围内，相对误差保持在0.012％范围内。
四、应用
本发明主要应用激光测距系统中高精度时间间隔测量，也适用于其他地震仪器中时间间隔测量电路中，如绝对重力仪和三维激光扫描仪等。

Claims (6)

1.一种用于激光测距中的全数字时间间隔测量系统，其特征在于：
包括参考时钟模块(100)、待测时间间隔产生模块(200)、相位重合检测模块(300)、边沿检测模块(400)、计数器模块(500)和数据处理模块(600)；
其连接关系是：
外部输入信号有Rst：复位信号、Inclk：外部时钟源、Start：激光发射时刻、Stop：激光反射到系统时刻；
参考时钟模块(100)的输出c0、c1、c2，其中：c0连接待测时间间隔产生模块(200)的输入和计数器模块(500)的第1计数器(501)的时钟输入，c1连接计数器模块(500)的第2计数器(502)和第4计数器(504)时钟输入、相位重合检测模块(300)的输入，c2连接计数器模块(500)的第3计数器(503)和第5计数器(505)时钟输入、相位重合检测模块(300)的输入；
待测时间间隔产生模块(200)的输出gate、fine_f、fine_l，其中gate输出连接到计数器模块(500)的第1计数器501的计数使能输入，fine_f输出连接到边沿检测模块(400)的前段短时间边沿检测(410)的输入，fine_l输出连接到边沿检测模块(400)的后段短时间边沿检测(420)的输入；
相位重合检测模块(300)的前段相位重合检测310输出连接到边沿检测模块(400)的前段短时间边沿检测(410)的输入，相位重合检测模块(300)的后段相位重合检测(320)输出连接到边沿检测模块(400)的后段短时间边沿检测(420)的输入；
边沿检测模块(400)的前段短时间边沿检测410的输出f_p、f_n，其中输出f_p连接到计数器模块(500)的第2计数器(502)计数使能输入和相位重合检测模块(300)的前段相位重合检测(310)输入，输出f_n连接到计数器模块(500)的第3计数器(503)计数使能输入和相位重合检测模块(300)的前段相位重合检测(310)输入；
边沿检测模块(400)的后段短时间边沿检测(420)的输出l_p、l_n，其中输出l_p连接到计数器模块(500)的第4计数器(504)计数使能输入和相位重合检测模块(300)的后段相位重合检测(320)输入，输出f_n连接到计数器模块(500)的第5计数器(505)计数使能输入和相位重合检测模块(300)的后段相位重合检测(320)输入；
计数器模块(500)的5个输出n1、n2、n3、n4、n5，其中输出n1连接到数据处理模块(600)中的M1乘法器(601)，输出n2连接到数据处理模块(600)中的M2乘法器(602)，输出n3连接到数据处理模块(600)中的M3乘法器(603)，输出n4连接到数据处理模块(600)中的M4乘法器(604)，输出n5连接到数据处理模块(600)中的M5乘法器(605)。
2.按权利要求1所述的全数字时间间隔测量系统，其特征在于：
所述的参考时钟模块(100)是直接调用由Altera公司的PLL的IP核进行设置搭建的硬件电路；
将外部时钟源Inclk通过PLL倍频生成三种参考时钟c0、c1、c2。
3.按权利要求1所述的全数字时间间隔测量系统，其特征在于：
所述的待测时间间隔产生模块(200)是一种在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路，包括D1触发器(201)、D2触发器(202)、D3触发器(203)、&1与门(204)、&2与门(205)、&3与门(206)、F1非门(207)、F2非门(208)和F3非门(209)。
4.按权利要求1所述的全数字时间间隔测量系统，其特征在于：
所述的相位重合检测模块(300)是在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路，由前段相位重合检测(310)和后段相位重合检测(320)构成的；
前段相位重合检测(310)包括&4与门(311)、&5与门(312)、D4触发器(313)、D5触发器(314)、&6与门(315)和F4非门(316)；
后段相位重合检测(320)包括&7与门(321)、&8与门(322)、D6触发器(323)、D7触发器(324)、&9与门(325)和F5非门(326)。
5.按权利要求1所述的全数字时间间隔测量系统，其特征在于：
所述的边沿检测模块(400)是在FPGA芯片上通过Verilog HDL硬件描述语言来设计的硬件电路，由前段短时间边沿检测(410)和后段短时间边沿检测(420)构成；
前段短时间边沿检测(410)包括F6非门(411)、D8触发器(412)、D9触发器(413)和F7非门(414)；
后段短时间边沿检测(420)包括F8非门(421)、D10触发器(422)、D11触发器(423)和F9非门(424)。
6.按权利要求1所述的全数字时间间隔测量系统，其特征在于：
所述的计数器模块(500)是由5个计数器通过调用Altera公司计数器COUNTER的IP核搭建的硬件电路，包括第1计数器(510)、第2计数器(502)、第3计数器(503)、第4计数器(504)和第5计数器(505)。
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