CN105958970A - 占空比校正电路和包括其的图像感测器件 - Google Patents
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Abstract
一种占空比校正电路，包括：检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及校正块，适用于基于检测块的检测结果来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟。
Description
相关申请的交叉引用
本申请要求于2015年3月9日提交的申请号为10-2015-0032649的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术，更具体地，涉及占空比校正电路和包括该占空比校正电路的图像感测器件。
背景技术
半导体器件使用时钟来在特定的时间执行操作。例如，半导体器件可以基于时钟的上升沿和下降沿中的一个或两者来执行操作。
已经努力校正时钟占空比以改善操作裕度和高速操作。时钟的占空比为逻辑低电平持续时间对逻辑高电平持续时间的比率。重要的是将时钟的占空比精确地控制为50:50使得信号和数据的有效窗口区被保证。时钟占空比是确定半导体器件的性能的重要因素。
相应地，半导体器件包括用于校正时钟占空比的占空比校正电路。例如，占空比校正电路可以以50:50的比率来校正从包括在半导体器件中的延迟锁定环(DLL)、锁相环(PLL)、上升电压控制振荡器(VCO)等输出的时钟的占空比。具有50:50的占空比的校正过的时钟成为稳定的电路操作的基础。
然而，占空比校正电路通常需要大量的电路区域、具有复杂的结构并具有高的电流消耗。
半导体器件也可以包括图像感测器件，并且图像感测器件可以包括用于使用双倍数据速率(DDR)方案的占空比校正电路。例如，图像发送器件可以使用时钟而基于DDR方案来执行计数操作以将从像素输出的像素信号转换为数字信号。为了基于DDR方案正确地执行计数操作，重要的是使用具有50:50的占空比的时钟。
图像感测器件使用半导体的光敏特性来捕捉图像。图像感测器件可以分类为电荷耦合器件(CCD)图像感测器和互补金属氧化物半导体(CMOS)图像感测器。CMOS图像感测器已经得到广泛的使用。这是因为CMOS图像感测器允许在单个集成电路(IC)上直接实施模拟电路和数字控制电路。
发明内容
本发明的示例性实施例针对占空比校正电路和包括该占空比校正电路的图像感测器件，该占空比校正电路可以校正第一时钟和第二时钟的占空比，第二时钟从第一时钟相移大约180度。
根据本发明的一个实施例，占空比校正电路包括：检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及校正块，适用于基于检测块的检测结果来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟。
第二时钟可以在相位上从第一时钟延迟大约180度。
检测块可以基于第一时钟的逻辑状态和第二时钟的逻辑状态来检测第一时钟的占空比。
根据本发明的另一个实施例，占空比校正电路包括：第一逻辑组合单元，适用于基于第一时钟的逻辑状态和第二时钟的逻辑状态来产生与第一时钟的占空比和第二时钟的占空比相对应的第一校正信号和第二校正信号；第二逻辑组合单元，适用于响应于第一校正信号和第二校正信号来产生第三校正信号和第四校正信号；第一相位校正单元，适用于响应于第一校正信号到第四校正信号来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟；以及第二相位校正单元，适用于维持第一校正时钟的逻辑状态和第二校正时钟的逻辑状态。
第二时钟可以在相位上从第一时钟延迟大约180度。
第一逻辑组合单元可以将第一时钟的逻辑状态与第二时钟的逻辑状态重新组合并以预定逻辑组合来产生第一校正信号和第二校正信号。
第一逻辑组合单元可以在第一时钟的逻辑状态与第二时钟的逻辑状态相同时产生处于第一逻辑状态的第一校正信号和第二校正信号，而在第一时钟的逻辑状态与第二时钟的逻辑状态不同时产生处于不同逻辑状态的第一校正信号和第二校正信号。
第二逻辑组合单元可以产生与第一校正信号处于反相关系的第三校正信号以及与第二校正信号处于反相关系的第四校正信号。
第一相位校正单元可以响应于第一校正信号到第四校正信号来产生彼此处于反相关系的第一校正时钟和第二校正时钟。
第一相位校正单元可以包括：第一驱动器，适用于响应于第一校正信号来用高电压驱动第一校正时钟的输出端子；第二驱动器，适用于响应于第四校正信号来用低电压驱动第一校正时钟的输出端子；第三驱动器，适用于响应于第二校正信号来用高电压驱动第二校正时钟的输出端子；以及第四驱动器，适用于响应于第三校正信号来用低电压驱动第二校正时钟的输出端子。
第二相位校正单元可以包括耦接在第一校正时钟的输出端子与第二校正时钟的输出端子之间的锁存器。
根据本发明的另一个实施例，图像感测器件包括：占空比校正电路，适用于基于第一时钟与第二时钟之间的逻辑关系来分别产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟，其中，第二时钟在相位上从第一时钟偏移；控制器，适用于产生操作控制信号；像素阵列，适用于响应于操作控制信号来产生像素信号；以及模数转换器，适用于响应于第一校正时钟和第二校正时钟来将像素信号转换成数字信号。
第一时钟和第二时钟可以基于源时钟而产生，且第二时钟可以从第一时钟相移大约180度。
占空比校正电路包括：检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及校正块，适用于基于检测块的检测结果来产生第一校正时钟和第二校正时钟。
检测块可以包括：第一逻辑组合单元，适用于基于第一时钟的逻辑状态和第二时钟的逻辑状态来产生与第一时钟的占空比和第二时钟的占空比相对应的第一校正信号和第二校正信号；以及第二逻辑组合单元，适用于响应于第一校正信号和第二校正信号来产生第三校正信号和第四校正信号。
第一逻辑组合单元可以将第一时钟的逻辑状态和第二时钟的逻辑状态重新组合，并以预定逻辑组合来产生第一校正信号和第二校正信号。
第一逻辑组合单元可以在第一时钟的逻辑状态与第二时钟的逻辑状态相同时产生处于第一逻辑状态的第一校正信号和第二校正信号，而在第一时钟的逻辑状态与第二时钟的逻辑状态不同时产生处于不同逻辑状态的第一校正信号和第二校正信号。
第二逻辑组合单元可以产生与第一校正信号处于反相关系的第三校正信号以及与第二校正信号处于反相关系的第四校正信号。
校正块可以包括：第一相位校正单元，适用于响应于第一校正信号到第四校正信号来产生第一校正时钟和第二校正时钟；以及第二相位校正单元，适用于维持第一校正时钟的逻辑状态和第二校正时钟的逻辑状态。
第一相位校正单元可以响应于第一校正信号到第四校正信号来产生彼此处于反相关系的第一校正时钟和第二校正时钟。
第一相位校正单元可以包括：第一驱动器，适用于响应于第一校正信号来用高电压驱动第一校正时钟的输出端子；第二驱动器，适用于响应于第四校正信号来用低电压驱动第一校正时钟的输出端子；第三驱动器，适用于响应于第二校正信号来用高电压驱动第二校正时钟的输出端子；以及第四驱动器，适用于响应于第三校正信号来用低电压驱动第二校正时钟的输出端子。
附图说明
图1是图示根据本发明的一个实施例的图像感测器件的框图。
图2是图示图1中示出的占空比校正电路的框图。
图3是图示图2中示出的检测块的电路图。
图4是图示图2中示出的校正块的电路图。
图5是用于描述图1中示出的基于第一示例的占空比校正电路的操作的时序图。
图6是用于描述图1中示出的基于第二示例的占空比校正电路的操作的时序图。
图7是用于描述图1中示出的占空比校正电路的操作的真值表。
具体实施方式
下面参照附图来更详细地描述本发明的示例性实施例。提供这些实施例使得本公开彻底且完整，且这些实施例将本发明的范围充分地传达给本领域技术人员。本公开中提及的所有的“实施例”指本文中公开的发明构思的实施例。呈现的实施例仅为示例而不意在限制发明构思。
也应注意在说明书中，“连接/耦接”不仅指一个部件直接耦接到另一个部件，也指该部件通过中间部件来间接地耦接到另一个部件。此外，只要未另外地特别提及，则单数形式可以包括复数形式。
图1是图示根据本发明的一个实施例的图像感测器件的框图。
参见图1，图像感测器件100可以包括相位延迟电路110、占空比校正电路120、控制器130、像素阵列140和模数转换器150。
相位延迟电路110可以响应于源时钟CLK来产生第一时钟CLKP和第二时钟CLKN。例如，相位延迟电路110可以产生具有与源时钟CLK相同的相位的第一时钟CLKP以及从源时钟CLK或第一时钟CLKP相移大约180度的第二时钟CLKN。
尽管在附图中未示出，但可以从时钟发生电路(诸如，锁相环(PLL))输出源时钟CLK。源时钟CLK可以由于时钟发生电路中的缺陷或其传输线上的负载而失真。相应地，第一时钟CLKP和第二时钟CLKN在其之间可以不需要占空比。
占空比校正电路120可以基于第一时钟CLKP与第二时钟CLKN之间的逻辑关系来产生第一校正时钟OUTP和第二校正时钟OUTN，第一校正时钟OUTP相对于第一时钟CLKP具有校正过的占空比，第二校正时钟OUTN相对于第二时钟CLKN具有校正过的占空比。
控制器130可以产生多个操作控制信号CTRLs。例如，操作控制信号CTRLs可以包括用于像素阵列140的每行的传输信号、复位信号和选择信号，以便控制像素阵列140的每行的操作。
像素阵列140可以包括以行和列来布置的多个像素(在附图中未示出)。像素可以响应于操作控制信号CTRLs而以逐行为基础来产生多个像素信号VPXs。
模数转换器150可以基于第一校正时钟OUTP和第二校正时钟OUTN来将像素信号VPXs转换成多个数字信号DOUTs。或者，模数转换器150可以仅基于第一校正时钟OUTP来将像素信号VPXs转换成数字信号DOUTs。例如，模数转换器150可以响应于第一校正时钟OUTP和第二校正时钟OUTN中的至少一个而基于DDR方案来执行计数操作，由此将像素信号VPXs转换成数字信号DOUTs。
尽管在图1中未示出，但图像感测器件100还可以包括时钟转换电路。例如，时钟转换电路可以以预定划分比率来划分第一校正时钟OUTP和第二校正时钟OUTN，并将第一划分时钟和第二划分时钟提供给模数转换器150。模数转换器150可以使用第一划分时钟和第二划分时钟之中的至少一个来代替第一校正时钟OUTP和第二校正时钟OUTN。
图2是图示图1中示出的占空比校正电路120的框图。
参见图2，占空比校正电路120可以包括检测块121和校正块123。
检测块121可以检测第一时钟CLKP和第二时钟CLKN的占空比。例如，检测块121可以基于第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态来产生与占空比相对应的第一校正信号到第四校正信号S、R、Sb和Rb。
校正块123可以基于检测块121的检测结果来产生第一校正时钟OUTP和第二校正时钟OUTN，第一校正时钟OUTP相对于第一时钟CLKP具有校正过的占空比，第二校正时钟OUTN相对于第二时钟CLKN具有校正过的占空比。例如，校正块123可以响应于第一校正信号S和第四校正信号Rb来产生第一校正时钟OUTP以及响应于第二校正信号R和第三校正信号Sb来产生第二校正时钟OUTN。
图3是图示图2中示出的检测块121的电路图。
参见图3，检测块121可以包括第一逻辑组合单元121_1和第二逻辑组合单元121_3。
第一逻辑组合单元121_1可以基于第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态来产生与第一时钟CLKP的占空比和第二时钟CLKN的占空比相对应的第一校正信号S和第二校正信号R。换言之，第一逻辑组合单元121_1可以将第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态重新组合并以预定逻辑组合来产生第一校正信号S和第二校正信号R。例如，第一逻辑组合单元121_1可以包括第一与非(NAND)门NAND1到第三与非门NAND3。第一与非门NAND1可以对第一时钟CLKP和第二时钟CLKN执行与非运算。第二与非门NAND2可以对第一时钟CLKP和第一与非门NAND1的输出执行与非运算并产生第一校正信号S。第三与非门NAND3可以对第二时钟CLKN和第一与非门NAND1的输出执行与非运算并产生第二校正信号R。
第二逻辑组合单元121_3可以响应于第一校正信号S和第二校正信号R来产生与第一时钟CLKP的占空比和第二时钟CLKN的占空比相对应的第三校正信号Sb和第四校正信号Rb。换言之，第二逻辑组合单元121_3可以产生与第一校正信号S处于反相关系的第三校正信号Sb以及与第二校正信号R处于反相关系的第四校正信号Rb。例如，第二逻辑组合单元121_3可以包括用于反相第一校正信号S并产生第三校正信号Sb的第一反相器INV1以及用于反相第二校正信号R并产生第四校正信号Rb的第二反相器INV2。在下文中，第三校正信号Sb被称作第一校正反相信号Sb，而第四校正信号Rb被称作第二校正反相信号Rb。
图4是图示图2中示出的校正块123的电路图。
参见图4，校正块123可以包括第一相位校正单元123_1和第二相位校正单元123_3。
第一相位校正单元123_1可以响应于第一校正信号S、第二校正信号R以及第一校正反相信号Sb和第二校正反相信号Rb来分别产生相对于第一时钟CLKP具有校正过的占空比的第一校正时钟OUTP以及相对于第二时钟CLKN具有校正过的占空比的第二校正时钟OUTN。换言之，第一相位校正单元123_1可以响应于第一校正信号S、第二校正信号R以及第一校正反相信号Sb和第二校正反相信号Rb来产生彼此处于反相关系的第一校正时钟OUTP和第二校正时钟OUTN。例如，第一相位校正单元123_1可以包括第一驱动器到第四驱动器MP1、MN1、MP2和MN2。第一驱动器MP1可以响应于第一校正信号S来用高电压驱动第一校正时钟OUTP的输出端子。第二驱动器MN1可以响应于第二校正反相信号Rb来用低电压驱动第一校正时钟OUTP的输出端子。第三驱动器MP2可以响应于第二校正信号R来用高电压驱动第二校正时钟OUTN的输出端子。第四驱动器MN2可以响应于第一校正反相信号Sb来用低电压驱动第二校正时钟OUTN的输出端子。
第二相位校正单元123_3可以维持第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态。例如，第二相位校正单元123_3可以包括耦接在第一校正时钟OUTP的输出端子与第二校正时钟OUTN的输出端子之间的锁存器INV3和INV4。
在下文中，描述根据本发明的实施例的具有前述结构的图像感测器件100的操作。
图5是用于描述被包括在基于第一示例的图像感测器件100中的占空比校正电路120的操作的时序图。图6是用于描述被包括在基于第二示例的图像感测器件100中的占空比校正电路120的操作的时序图。图7是用于描述占空比校正电路120的操作的真值表。
参见图5和图7，占空比校正电路120可以基于第一时钟CLKP与第二时钟CLKN之间的逻辑关系来产生相对于第一时钟CLKP具有校正过的占空比的第一校正时钟OUTP以及相对于第二时钟CLKN具有校正过的占空比的第二校正时钟OUTN。下面详细地描述占空比校正电路120的操作。
检测块121可以基于第一时钟CLKP与第二时钟CLKN之间的逻辑关系来产生第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb。
例如，检测块121可以基于第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态是否处于反相关系来判定第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态。
当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“0”和“1”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“1”、“0”、“0”和“1”。当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“1”和“0”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“0”、“1”、“1”和“0”。当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“0”和“0”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“1”、“1”、“0”和“0”。
理想情况下，第一时钟CLKP的占空比应当为50:50，且第二时钟CLKN的占空比应当为50:50。那么，由于在第一时钟CLKP与第二时钟CLKN之间存在大约180度的相位差，故第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态必定彼此处于反相关系。由于实际上第一时钟CLKP的占空比不是50:50，且第二时钟CLKN的占空比不是50:50，故对于特定部分第一时钟CLKP与第二时钟CLKN可以具有相同的逻辑状态。因此，当可以检测到第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态处于非反相关系的部分时，可以看出第一时钟CLKP和第二时钟CLKN的占空比劣化(即，它们不被维持为50:50的比率)。
接下来，校正块123可以响应于第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb来产生第一校正时钟OUTP和第二校正时钟OUTN，与第一时钟CLKP相比第一校正时钟OUTP的占空比被校正过，与第二时钟CLKN相比第二校正时钟OUTN的占空比被校正过。
例如，校正块123可以响应于第一校正信号S和第二校正反相信号Rb来产生第一校正时钟OUTP以及响应于第二校正信号R和第一校正反相信号Sb来产生第二校正时钟OUTN。
当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态分别为“1”、“0”、“0”和“1”时，第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别为“0”和“1”。第一驱动器MP1、第二驱动器MN1、第三驱动器MP2和第四驱动器MN2之中的第二驱动器MN1和第三驱动器MP2可以导通，且第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别变为“0”和“1”。第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持当前逻辑状态(即，“0”和“1”)。当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态分别为“0”、“1”、“1”和“0”时，第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别为“1”和“0”。第一驱动器MP1和第四驱动器MN2可以导通，且第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别变为“1”和“0”。第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持当前逻辑状态(即，“1”和“0”)。
当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态分别为“1”、“1”、“0”和“0”时，第一校正时钟OUTP和第二校正时钟OUTN可以维持之前的逻辑状态。第一驱动器MP1、第二驱动器MN1和第四驱动器MN2可以关断，且第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持之前的逻辑状态(即，“1”和“0”或“0”和“1”)。
参见图6和图7，占空比校正电路120可以基于第一时钟CLKP与第二时钟CLKN之间的逻辑关系来产生第一校正时钟OUTP和第二校正时钟OUTN，与第一时钟CLKP相比第一校正时钟OUTP的占空比被校正过，与第二时钟CLKN相比第二校正时钟OUTN的占空比被校正过。下面详细地描述占空比校正电路120的操作。
检测块121可以基于第一时钟CLKP与第二时钟CLKN之间的逻辑关系来产生第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb。
例如，检测块121可以基于第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态是否彼此处于反相关系来判定第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态。
当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“0”和“1”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“1”、“0”、“0”和“1”。当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“1”和“0”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“0”、“1”、“1”和“0”。当第一时钟CLKP的逻辑状态和第二时钟CLKN的逻辑状态分别为“1”和“1”时，第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态可以分别为“1”、“1”、“0”和“0”。
理想情况下，第一时钟CLKP的占空比应当为50:50，且第二时钟CLKN的占空比应当为50:50。那么，由于在第一时钟CLKP与第二时钟CLKN之间存在大约180度的相位差，故第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态必定始终彼此处于反相关系。由于实际上第一时钟CLKP的占空比不是50:50，且第二时钟CLKN的占空比不是50:50，故对于特定部分第一时钟CLKP与第二时钟CLKN可以具有相同的逻辑状态。因此，当可以检测到第一时钟CLKP的逻辑状态与第二时钟CLKN的逻辑状态处于非反相关系的部分时，可以看出第一时钟CLKP和第二时钟CLKN的占空比劣化。
接下来，校正块123可以响应于第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb来产生第一校正时钟OUTP和第二校正时钟OUTN，与第一时钟CLKP相比第一校正时钟OUTP的占空比被校正过，与第二时钟CLKN相比第二校正时钟OUTN的占空比被校正过。
例如，校正块123可以响应于第一校正信号S和第二校正反相信号Rb来产生第一校正时钟OUTP以及响应于第二校正信号R和第一校正反相信号Sb来产生第二校正时钟OUTN。
当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态分别为“1”、“0”、“0”和“1”时，第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别为“0”和“1”。第二驱动器MN1和第三驱动器MP2可以导通，且第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别变为“0”和“1”。第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持当前逻辑状态(即，“0”和“1”)。当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb的逻辑状态分别为“0”、“1”、“1”和“0”时，第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别为“1”和“0”。第一驱动器MP1和第四驱动器MN2可以导通，且第一校正时钟OUTP和第二校正时钟OUTN的逻辑状态可以分别变为“1”和“0”。第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持当前逻辑状态(即，“1”和“0”)。
当第一校正信号S、第二校正信号R、第一校正反相信号Sb和第二校正反相信号Rb分别为“1”、“1”、“0”和“0”时，第一校正时钟OUTP和第二校正时钟OUTN可以维持之前的逻辑状态。第一驱动器MP1、第二驱动器MN1、第三驱动器MP2和第四驱动器MN2可以关断，且第一校正时钟OUTP和第二校正时钟OUTN可以基于锁存器INV3和INV4而维持之前的逻辑状态(即，“0”和“1”或“1”和“0”)。
在这些环境下，当控制器130产生操作控制信号CTRLs时，像素阵列140可以基于行来产生像素信号VPXs。
模数转换器150可以对像素信号VPXs计数并将像素信号VPXs转换成数字信号DOUTs。例如，模数转换器150可以使用第一校正时钟OUTP和第二校正时钟OUTN之中的至少一个来基于DDR方案执行计数操作。
根据本发明的实施例，可以基于简单电路来产生其占空比被校正过的时钟。而且，可以基于校正过的时钟来执行稳定的计数操作。
另外，根据本发明的实施例，可以基于简单电路来校正第一时钟的占空比和第二时钟的占空比，第二时钟从第一时钟相移大约180度。相应地，由占空比校正电路所占的区域的大小可以被最小化。
另外，根据本发明的实施例，可以基于校正过的时钟来改善操作可靠性。
虽然已经关于特定的实施例描述了本发明，但实施例并不意在为限制性的，而相反地为描述性的。此外，注意在不脱离由所附权利要求书所限定的本发明的范围的情况下，本领域技术人员可以通过替代、改变和变型来以各种方法实现本发明。
例如，尽管在本发明的实施例中描述了模数转换器(ADC)使用校正过的时钟，但本发明构思不局限于此，且本发明可以适用于使用时钟的其他电路(诸如，接口电路)。
而且，尽管在本发明的实施例中描述了图像感测器件，但本发明构思不局限于此，且本发明可以适用于使用时钟的其他器件。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种占空比校正电路，包括：
检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及
校正块，适用于基于检测块的检测结果来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟。
技术方案2.如技术方案1所述的占空比校正电路，其中，第二时钟在相位上从第一时钟延迟大约180度。
技术方案3.如技术方案1所述的占空比校正电路，其中，检测块基于第一时钟的逻辑状态和第二时钟的逻辑状态来检测第一时钟的占空比。
技术方案4.一种占空比校正电路，包括：
第一逻辑组合单元，适用于基于第一时钟的逻辑状态和第二时钟的逻辑状态来产生与第一时钟的占空比和第二时钟的占空比相对应的第一校正信号和第二校正信号；
第二逻辑组合单元，适用于响应于第一校正信号和第二校正信号来产生第三校正信号和第四校正信号；
第一相位校正单元，适用于响应于第一校正信号到第四校正信号来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟；以及
第二相位校正单元，适用于维持第一校正时钟的逻辑状态和第二校正时钟的逻辑状态。
技术方案5.如技术方案4所述的占空比校正电路，其中，第二时钟在相位上从第一时钟延迟大约180度。
技术方案6.如技术方案4所述的占空比校正电路，其中，第一逻辑组合单元将第一时钟的逻辑状态与第二时钟的逻辑状态重新组合并以预定逻辑组合来产生第一校正信号和第二校正信号。
技术方案7.如技术方案6所述的占空比校正电路，其中，第一逻辑组合单元在第一时钟的逻辑状态与第二时钟的逻辑状态相同时产生处于第一逻辑状态的第一校正信号和第二校正信号，而在第一时钟的逻辑状态与第二时钟的逻辑状态不同时产生处于不同逻辑状态的第一校正信号和第二校正信号。
技术方案8.如技术方案4所述的占空比校正电路，其中，第二逻辑组合单元产生与第一校正信号处于反相关系的第三校正信号以及与第二校正信号处于反相关系的第四校正信号。
技术方案9.如技术方案4所述的占空比校正电路，其中，第一相位校正单元响应于第一校正信号到第四校正信号来产生彼此处于反相关系的第一校正时钟和第二校正时钟。
技术方案10.如技术方案8所述的占空比校正电路，其中，第一相位校正单元包括：
第一驱动器，适用于响应于第一校正信号来用高电压驱动第一校正时钟的输出端子；
第二驱动器，适用于响应于第四校正信号来用低电压驱动第一校正时钟的输出端子；
第三驱动器，适用于响应于第二校正信号来用高电压驱动第二校正时钟的输出端子；以及
第四驱动器，适用于响应于第三校正信号来用低电压驱动第二校正时钟的输出端子。
技术方案11.一种图像感测器件，包括：
占空比校正电路，适用于基于第一时钟与第二时钟之间的逻辑关系来分别产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟，其中，第二时钟在相位上从第一时钟偏移；
控制器，适用于产生操作控制信号；
像素阵列，适用于响应于操作控制信号来产生像素信号；以及
模数转换器，适用于响应于第一校正时钟和第二校正时钟来将像素信号转换成数字信号。
技术方案12.如技术方案11所述的图像感测器件，其中，第一时钟和第二时钟基于源时钟而产生，且第二时钟从第一时钟相移大约180度。
技术方案13.如技术方案12所述的图像感测器件，其中，占空比校正电路包括：
检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及
校正块，适用于基于检测块的检测结果来产生第一校正时钟和第二校正时钟。
技术方案14.如技术方案13所述的图像感测器件，其中，检测块包括：
第一逻辑组合单元，适用于基于第一时钟的逻辑状态和第二时钟的逻辑状态来产生与第一时钟的占空比和第二时钟的占空比相对应的第一校正信号和第二校正信号；以及
第二逻辑组合单元，适用于响应于第一校正信号和第二校正信号来产生第三校正信号和第四校正信号。
技术方案15.如技术方案14所述的图像感测器件，其中，第一逻辑组合单元将第一时钟的逻辑状态和第二时钟的逻辑状态重新组合，并以预定逻辑组合来产生第一校正信号和第二校正信号。
技术方案16.如技术方案15所述的占空比校正电路，其中，第一逻辑组合单元在第一时钟的逻辑状态与第二时钟的逻辑状态相同时产生处于第一逻辑状态的第一校正信号和第二校正信号，而在第一时钟的逻辑状态与第二时钟的逻辑状态不同时产生处于不同逻辑状态的第一校正信号和第二校正信号。
技术方案17.如技术方案15所述的图像感测器件，其中，第二逻辑组合单元产生与第一校正信号处于反相关系的第三校正信号以及与第二校正信号处于反相关系的第四校正信号。
技术方案18.如技术方案15所述的图像感测器件，其中，校正块包括：
第一相位校正单元，适用于响应于第一校正信号到第四校正信号来产生第一校正时钟和第二校正时钟；以及
第二相位校正单元，适用于维持第一校正时钟的逻辑状态和第二校正时钟的逻辑状态。
技术方案19.如技术方案18所述的图像感测器件，其中，第一相位校正单元响应于第一校正信号到第四校正信号来产生彼此处于反相关系的第一校正时钟和第二校正时钟。
技术方案20.如技术方案18所述的图像感测器件，其中，第一相位校正单元包括：
第一驱动器，适用于响应于第一校正信号来用高电压驱动第一校正时钟的输出端子；
第二驱动器，适用于响应于第四校正信号来用低电压驱动第一校正时钟的输出端子；
第三驱动器，适用于响应于第二校正信号来用高电压驱动第二校正时钟的输出端子；以及
第四驱动器，适用于响应于第三校正信号来用低电压驱动第二校正时钟的输出端子。
Claims (10)
1.一种占空比校正电路，包括：
检测块，适用于响应于第一时钟和第二时钟来检测第一时钟的占空比；以及
校正块，适用于基于检测块的检测结果来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟。
2.如权利要求1所述的占空比校正电路，其中，第二时钟在相位上从第一时钟延迟大约180度。
3.如权利要求1所述的占空比校正电路，其中，检测块基于第一时钟的逻辑状态和第二时钟的逻辑状态来检测第一时钟的占空比。
4.一种占空比校正电路，包括：
第一逻辑组合单元，适用于基于第一时钟的逻辑状态和第二时钟的逻辑状态来产生与第一时钟的占空比和第二时钟的占空比相对应的第一校正信号和第二校正信号；
第二逻辑组合单元，适用于响应于第一校正信号和第二校正信号来产生第三校正信号和第四校正信号；
第一相位校正单元，适用于响应于第一校正信号到第四校正信号来产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟；以及
第二相位校正单元，适用于维持第一校正时钟的逻辑状态和第二校正时钟的逻辑状态。
5.如权利要求4所述的占空比校正电路，其中，第二时钟在相位上从第一时钟延迟大约180度。
6.如权利要求4所述的占空比校正电路，其中，第一逻辑组合单元将第一时钟的逻辑状态与第二时钟的逻辑状态重新组合并以预定逻辑组合来产生第一校正信号和第二校正信号。
7.如权利要求6所述的占空比校正电路，其中，第一逻辑组合单元在第一时钟的逻辑状态与第二时钟的逻辑状态相同时产生处于第一逻辑状态的第一校正信号和第二校正信号，而在第一时钟的逻辑状态与第二时钟的逻辑状态不同时产生处于不同逻辑状态的第一校正信号和第二校正信号。
8.如权利要求4所述的占空比校正电路，其中，第二逻辑组合单元产生与第一校正信号处于反相关系的第三校正信号以及与第二校正信号处于反相关系的第四校正信号。
9.如权利要求4所述的占空比校正电路，其中，第一相位校正单元响应于第一校正信号到第四校正信号来产生彼此处于反相关系的第一校正时钟和第二校正时钟。
10.一种图像感测器件，包括：
占空比校正电路，适用于基于第一时钟与第二时钟之间的逻辑关系来分别产生相对于第一时钟具有校正过的占空比的第一校正时钟以及相对于第二时钟具有校正过的占空比的第二校正时钟，其中，第二时钟在相位上从第一时钟偏移；
控制器，适用于产生操作控制信号；
像素阵列，适用于响应于操作控制信号来产生像素信号；以及
模数转换器，适用于响应于第一校正时钟和第二校正时钟来将像素信号转换成数字信号。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1707692A (zh) * | 2004-04-30 | 2005-12-14 | 因芬尼昂技术股份公司 | 工作周期校正 |
| CN101931411A (zh) * | 2009-06-17 | 2010-12-29 | 夏普株式会社 | Ad转换装置、固态图像捕捉装置和电子信息设备 |
| US20110187907A1 (en) * | 2010-02-03 | 2011-08-04 | Sony Corporation | Duty correction circuit, delay locked loop circuit, column a/d converter, solid-state imaging device and camera system |
| CN102883111A (zh) * | 2011-07-12 | 2013-01-16 | 佳能株式会社 | 固态图像感测装置 |
Family Cites Families (4)
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|---|---|---|---|---|
| KR100560660B1 (ko) * | 2003-03-28 | 2006-03-16 | 삼성전자주식회사 | 듀티 사이클 보정을 위한 장치 및 방법 |
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Patent Citations (4)
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|---|---|---|---|---|
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| CN101931411A (zh) * | 2009-06-17 | 2010-12-29 | 夏普株式会社 | Ad转换装置、固态图像捕捉装置和电子信息设备 |
| US20110187907A1 (en) * | 2010-02-03 | 2011-08-04 | Sony Corporation | Duty correction circuit, delay locked loop circuit, column a/d converter, solid-state imaging device and camera system |
| CN102883111A (zh) * | 2011-07-12 | 2013-01-16 | 佳能株式会社 | 固态图像感测装置 |
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