CN1058683A - 流水线判定反馈译码器 - Google Patents

Abstract

本发明判定反馈译码器接收由通道所传输数据 位的信号波形的连续取样值。由幅值比较器比较取 样值和阈值，依结果，提供连续的判定以确定相应数 据位的值。一预定数量的预判定被存贮并被加到第 一和第二阈值调节电路。当第一电路基于待确立的 下一判定将具有第一信号值的假设来提供调节，和第 二电路基于下一判定将具有第二信号值的假设来提 供调节时，每个电路依据预判定的各自对应值调节阈 值。

Description

本发明一般涉及对在通道上进行传输的数字数据的检测。特别是涉及到用于这种数据译码的高速判定反馈译码器。

在例如电话线、微波、卫星或磁记录/读出通道上传输的数据，在对彼此相互干扰的相邻数据位的处理过程中可能会产生失真。其结果是在即使没有噪声或其它干扰的情况下，利用与数据时钟同步的时钟取得的接收信号的取样也不再与输入数据相对应。这种干扰（通常称之为符号间干扰）可能是线性的或非线性的，它将增加在接收机中错误数据译码的可能性。

根据公知的信号检测实践，所接收的信号以数据时钟的速率被取样，且将每个所获的取样的幅度值和阈值相比较。当该幅度值超过阈值时，被检测为二进制“1”，反之，则为二进制“0”。由于上述通道传输特性的影响，即由于符号间干扰的影响，取样的幅值随着特定的传输数据模式而变化。已知的判定反馈译码器被用于补偿符号间干扰。在这些译码器中，由译码器预先检测的已知数量的位（通常称为预判定）被反馈和存贮起来。已知的判定反馈译码器提供一个基于预判定和具体通道特性的校正值，并在制定下一个判定之前相应地调节阈值。通过将下一个所接收到的取样值和调节后的阈值进行比较获得下一个判定，借此补偿了由符号间干扰造成的损失。

在必须以高速率传输和译码数据的应用中，工作于所指定高速率的判定反馈译码器是需要的。然而，在每个判定确立步骤中，已知的判定反馈译码器必须连续执行两种基本操作。这两种连续的操作是：调节阈值以补偿符号间干扰，并将新接收的取样值与调节后的阈值相比较。因此，判定确立处理的操作速度就要受到由用于执行这些连续操作的每个电路部分所产生的操作延迟之和的总延迟的限制。

本发明的判定反馈译码器通过在流水线电路结构中的两个回路来加速判定确立过程。第一个回路具有工作于并联状态的两个阈值调节电路。第一回路存贮预先确定数的预判定并将所存贮的判定同时加到每一个阈值调节电路上。根据这些预判定，两个阈值调节电路调节阈值电平。然而，根据本发明的一个重要特性和优点，这些电路中的一个依据指定给随后下一个判定的两个可能的预定信号值的头一个信号值来调节该阈值，而另一电路则依据指定给下一个判定的两个可能预定信号值的第二个信号值来调节该阈值。两个经如此调节的阈值被同时提供和存贮在每个阈值调节电路的输出端上。

第二回路具有一个幅度比较器，该比较器用于接收所传输的输入信号的取样，并将每个取样值和调节后的阈值相比较。当取样值超过了阈值时，幅度比较器输出具有上述第一预定信号值的判定。否则，它输出等于上述第二预定信号值的判定。第二回路还具有一个存贮装置，用于存贮由幅度比较器提供的随后下一个判定。下一个判定的实际值被用于从所存贮的备用阈值中选择正确的调节阈值。所选择的正确调节阈值加到幅度比较器以用于下一次比较。

由于同时使用两个回路操作，所以本发明的判定反馈译码器有效地减少了判定确立过程所需的时间。特别是每个回路基本上同时提供了两种基本操作即阈值调节和阈值比较二者之一，借此，使总的信号处理延迟减少了近乎一半。由于在下一次判定被实际确立以前，同时采用了两个回路工作以及确定了与下一判定的备用值有关各调节阈值的特性，根据本发明的判定反馈译码器被称作流水线化的。

本发明的系统更重要的一个优点是它不需要增加的存贮器空间。两个阈值调节电路所需总的存贮器空间与较落后的现有技术系统所需存贮器空间基本相同。

图1是根据本发明原理的流水线的判定反馈译码器的简化方框图。

图2是根据本发明最佳实施例的流水线的数字判定反馈译码器的简化方框图。

图3是对应于图2方框图的更详细的电路图。

图4A和4B示出了一个具体传输通道对正和负输入脉冲所作响应的例子。

图5示出了图4A和4B所示传输通道对一个具体输入脉冲序列作出的响应的例子。

图6示出了图3电路图中各不同位置出现的各信号波形的定时图。

图7和8示出了描绘在图2和图3最佳实施例中使用的逻辑电路26、27各自操作的流程图。

为了使这里所附电路定时图和流程图之间进行比较变得容易，相应的电路元件以及电路图中各位置所出现的信号波形在整套附图中都被指定有相应的参考字符。

图1示出了依据本发明的判定反馈译码器的简化方框图，下面将给予简要叙述。线10以模拟信号的形式接收在通道上进行传输的数字信号。该信号以公知的方式由电路12取样，并与选通脉冲同时加到线51。译码器有两个回路L1和L2。回路L₂包括一个幅度比较器16，一个延时器20和一个开关24。幅度比较器16有两个输入端A和B。它将由其输入端A所接收并来自线14的每个取样与通过开关24在其输入端B接收的线27上的阈值进行比较。幅度比较器16的输出就是由判定反馈译码器提供的判定。该判定通过线18加到延时器20，该延时了的判定通过线34a加到开关24的控制输入端。

根据本发明的一个重要特征，回路L1包括两个并联的阈值调节电路26、28和一个存贮电路32。电路26、28可以作为例如可调滤波器而使用，存贮电路32可以作为例如中间抽头的延时电路而使用。就象将要参照附图对本发明最佳实施例的叙述所说，电路32存贮预定数量的预置判定并将所存贮的判定作为输入加到阈值调节电路26、28上，以根据这些预判定值和已知的传输通道特性去调节阈值，以补偿符号间干扰。

下面将叙述图2所示本发明最佳实施例的方框图。图2所示判定反馈译码器在线10上接收在例如磁记录/读出通道的通道上传输的信号。模/数（A/D）转换器12与在线51上施加的时钟信号同步地对线10上的信号取样，并以在现有技术中公知的方式将模拟取样信号较换为数字取样值。图2所示译码器具有两个回路L1、L2，回路L2包括一个将线14上的每个数字取样和阈值相比较的幅度比较器16、一个触发器20和一个第一多路转换器24。幅度比较器16具有一个由A/D转换器12经线14连接的到第一输入端A，和通过线27连接到多路转换器24的一个第二输入端B。幅度比较器16的输出通过线18连接到触发器20，而触发器20的输出则通过线34a连接到多路转换器24的选择输入端。

回路L1包括2个并联逻辑电路26、28，在最佳实施例中，它们是作为随机存取存贮器（RAM1和RAM2）而实现的，且它们提供阈值调节来补偿上述符号间干扰。移位寄存32存贮预定数（n-1）的预制判定，并通过第二多路转换器36将所存贮的判定作为输入施加给逻辑电路26、28。逻辑电路正如将要更加详述的那样，依据这些预制判定值和公知的传输通道特性来调节阈值。移位寄存器32的输入被连接到触发器20的输出端上，而移位寄存器32输出则通过线34连接到第二多路转换器36的一个输入端。多路转换器36的输出通过线38连接到每一个逻辑电路26、28上。在最佳实施例中，线38代表对RAM26和28进行寻址的地址线。来自每个逻辑电路的各输出信号分别加到触发器46和52，并由此通过线48和56加到第一多路转换器24的各输入端。

图3中68所示的外部控制器被用于当线70上来自外部控制器的控制信号选通时，将新的数据通过线72、73输入给RAM26、28。来自控制器68的选择信号在线74上被提供给多路转换器36以分别选择地址线34、37。

在图2中，正如在已有技术中公知的那样，线10上所接收的输入信号由例如磁记录和读出通道的数据传输通道所传输。为了使对最佳实施例工作的叙述变得容易，在图4A和4B中示出了相应于那个具体通道的传输通道特性的例子。如前所述，通道响应引起借此传输的输入数据位的符号间干扰。为了简化最佳实施例的叙述，在本例中假设是线性符号间干扰。然而应当注意，本发明也可以被用于减少对译码数据的非线性符号间干扰。

再来参看图4A，它表示了在时域内，传输通道对于一个代表二进制“1”的单一正输入脉冲IK＝+1的具体幅度响应的一个例子，而图4B则表示了对代表二进制“0”的单一负输入脉冲IK＝-1的响应。沿着时间轴，在计时间隔上出现的时间TO至Tn内的一些曲线具体的点，在最佳实施例中，这些点对应于被用来使译码器同步工作的那些时钟周期，就如下面将要叙述的一样。

如图4A所示，当在时间To将一个正脉冲IK＝+1加到传输通道上时，它提供一个从To时的Co＝0到T1时的峰值C1＝5的增加的幅度。随后，该幅值减少到T2时的C2＝-1，且继续减小直到T3时为止，这时，它具有负峰值C3＝-3。随后，该幅值朝着负值减少的方向增加，且在T4时达到C4＝-1，T5时C5＝0，在此以后，保持在零状态。对于负输入脉冲IK＝-1响应的通道示于图4B。可以看出，图4B的幅度值与图4A所示值相同但符号相反，即与图4A的值反相。为便于进一步叙述，下述表A描述了图4A所示与对IK＝+1通道响应有关的时间T0至T5内各点处的各幅度值C0至C5。应当明白，在该例中，为便于叙述，幅度值C0至C5被故意选择成整数。通过测量所获得的实际通道响应多半都具有非整数幅度值。

正如从图4A、4B和表A看到的，在本例中，传输通道的输入和输出之间有一个时钟周期的延迟，且在T1时每个幅度峰值C1＝5或C1＝-5分别相应于输入脉冲IK＝+1或IK＝-1。如在现有技术中已知的那样，具有理想响应的传输通道应当不改变地传输每一个输入脉冲。因此，在由与输入数据时钟同步的时钟信号取样的瞬间，理想通道应当没有符号间干扰。假设没有其它干扰和噪声存在，那么，来自这种理想输出的偏差就是由于符号间干扰，如图4A、4B所示。

参看图5和下面将要示出的表B，下面将叙述由上述传输通道提供的对于输入脉冲IK＝I0至I8序列所作响应的例子。由于符号间干扰，在时间TK＝T0至T8内任一点上的幅值AK＝AK0至AK8都将受到前述由该通道对前面所传输脉冲所作出的响应值Ck的影响。因此，在时间TK的每一点，作为幅值Ck的叠加而生成了结果的幅值AK，它是从响应由该通道前面所传输的具体脉冲的具体通道中产生的。正如下面将要描述的那样，最佳实施例的判定反馈译码器提供了阈值调节以补偿Ck值。

为使对图5所示例描述的通道响应叙述变得容易，表B中示出了来自表A的各种幅度响应值C0至C4，以帮助说明在时间TK内各点上叠加的幅度值。表B中给出的全部具体值与图5例中表示的相应值有关。

参照表B，水平行1表示时间间隔T0至T8，在该间隔内，传输通道连续接收由行2所指示的输入脉冲I0至I8。脉冲I0＝+1是在时间To接收的;脉冲I1＝+1是在时间T1接收的;脉冲I2＝-1是在时间T2接收的等等，正如图5所示。如同前面已经指出的，在通道输入端处，每个输入脉冲IK＝+1对应于输入数据的二进制“1”，IK＝-1对应于输入数据的二进制“0”。如图5所示，对应于上述输入脉冲序列并在通道输出端接收的取样起因于符号间干扰。输出取样是图4A和4B所示信号各成份叠加的结果，它是由每个各自输入脉冲引起的。有关这一点，下面还要详述。

表B的第3至8行描述了来自即刻所接收脉冲Ik以及前面所接收脉冲的各成份CK。通过比较可以看出，表B中的第3至8行对应于表A中的第1至6行。由于在目前所述实施例中存在有对输入脉冲的一个间隔延迟的响应，所以在时间Tk响应该时刻所接收脉冲的幅值成份Co是Co＝0。C1描述了响应在超前于Tk一个时间间隔的时间T（K-1）时所接收输入脉冲而得到的相应幅值成份，其幅值为+5或-5。C2描述了响应在时间超前于Tk两个时间间隔的T（K-2）时刻所接收脉冲的幅值，其幅值为C2＝-1或+1。后面的幅值C3其值为-3或+3，C4值为-1或+1，而C5的值为零。从图4A、4B和表A所描述的通道脉冲响应可以看出，正如表B中幅值C1至C4所示，在该具体实例中，每个上述的脉冲仅在4个连续间隔期间内对取样信号幅值作出贡献。

响应特定序列输入脉冲Ik的时间Tk内每一点上的实际幅值Ak如下获得，表B中第3至8行的值以代数的方法相加。第9行指示了其生成的和AK，它们表示了相应于图5中上面所指出时间上信号波形的实际取样值。

作为一个例子，并进一步参照图5和表B，例如在时间T5时的幅度值Ak如下获得。在T5时所接收的输入脉冲I5＝-1的基值是C0＝0;在时间T4所接收的直接超前脉冲I4＝-1的基值为C1＝-5;在T3所接收的脉冲I3＝+1的基值为C2＝-1;在T2所接收的脉冲I2＝-1的基值为C3＝+3;和在T1所接收脉冲I1＝+1的基值为C4＝-1。这样，如图从表B第9行和图5中可以看出，在时间T5，其值为A5＝-5-1+3-1＝-4。

下面参照附图6的定时图来简要叙述图2所示最佳实施例的工作情况。A/D转换器12在依次相联的时钟周期Tk内将线10上的模拟取样信号转换成数字取样信号并将生成的数字取样值加到线14上。幅度比较器16将线14上的每个值A和线27上经调节的数字阈值B进行比较，这一点下面还要详述。当A＞B时，线18上生成的判定S将是S＝+1，或是S＝-1，其中+1表示逻辑“1”，而-1表示逻辑“0”。

如前所述，回路L1和L2同时工作，从而有效地缩短了译码器的工作周期。这样，当回路L2的幅度比较器16提供一个相应幅值比较，并输出下一个判定Sn以作为比较结果时，回路L1的逻辑电路26、28计算由移位寄存器32施加的并基于前面判定所选择数（n-1）的调节阈值。为了加速判定确立过程，根据本发明的教义，一个逻辑电路，例如26，在假设相邻的下一个判定将为Sn＝-1的情况下计算经调节的阈值，而另一个逻辑电路28则在假设下一个判定将为Sn＝+1的情况下计算经调节的阈值。这些来自每个逻辑电路的相应判定被时钟计入相应的触发器46、52，并由此通过线48、56提供给多路转换器24的相应输入端。当幅度比较器16生成下一个判定Sn时，该判定由此经线18输出并作为时标的判定Dn通过触发器20和线34a对多路转换器24的一选择输入端定时，这一点如图6所示定时图所描述。随后，线34a上的实际值Dn选择来自多路转换器24的正确调节的阈值。在响应线34a上信号Dn的选择时，多路转换器24把该正确调节的阈值由此通过线27加到幅度比较器16，以用于下次比较。

由于如前所述两个回路L1、L2同时工作的结果，使得依据本发明的译码器的工作速度显著地增加了。从上述还可以看出，那个判定在实际使用以前，回路L1提供基于下一个判定实际值的两个备用阈值调节值，其中一个用于待被确立的下一个判定的两个可能值的每一个。回路L2选择正确的调节阈值用于下一次阈值比较。

图3示出了对应于图2方框图的最佳实施例的详细电路图，下面将进行叙述。第一和第二逻辑电路26、28最好以随机存取存贮器实现，它被分成指定为RAM1和RAM2的可寻址部分和同时可存取部分。移位寄存器32包括串联联接的触发器41、43等。每个触发器存贮一个预判定。前述存贮最新判定Sn的触发器20可以用作移位寄存器32的第一级。所存贮的判定被相继通过线34a至34c反馈给多路转换器36的各第一输入端X0至X2。应当明白，若利用了3个以上的预判定，那么，如虚线所示，移位寄存器32内串联触发器的数量就要增加了。

作为例子，幅度比较器16被用作2进制加法器。在最佳实施例中，每个调节后的阈值B作为负值（-B）被存贮在RAM1和RAM2中。线27上的值（-B）由加法器16加到值A上，从而在线18上获得差值（A-B）。当生成的差值（A-B）大于0时，加法器在线18上输出时应于逻辑“1”判定的值S＝+1，反之则输出对应于逻辑“0”判定的值S＝-1。该判定是由触发器20定时的，且如前述，该时标的判定D被加在线34a上。图6的定时图也反映了前述操作。

外部控制器68被用于通过联接于多路转换器36第二输入端Yo至Yn的数据线72、73和地址线37把新的数据插入RAM1和RAM2。新的数据代表调节后的阈值，在启动或工作期间，这可能是必要的。读/写控制线70和数据输入线72、73从外部控制器联接到RAM26、28上。多路转换器36的相应输出Zo至Zn通过地址线31a至31n连接到RAM26、28的地址上。

下面将参照附图3所示电路图和附图6所示定时图来叙述流水线数字反馈译码器最佳实施例的工作情况。为便于比较，电路图中各位置上各信号的相应指定字与定时图中各字符相对应。

在线51上所接收的时钟信号CLK用于使图3所示各电路元件同步工作，这点下面还要叙述。于是，如图6波形A所描述，A/D转换器12在线14上与该时钟同步地输出数字取样值Ak。在每个时钟周期开始和在线14上出现信号A之间，由于A/D转换器的工作延迟有一个轻微的时间延迟。为便于比较，前述表B中相应幅度值Ak在图6所示的波形A中也进行了描述。

如由图3和图6中看到的，在时间Tk的每个具体点上，幅度比较器16对线14上所接收的具体数字取样值Ak和线27上具体调节后的阈值Bk进行比较。根据比较的结果，幅度比较器在与在线14上接收取样Ak的同一个时钟周期内输出一个高或低判定Sk。随后从图6可以看出，例如在时钟T5，数字取样值Ak是A5＝-4，且该值与调节后的阈值B5＝+1进行比较。A5+B5的代数和等于-3，小于0，因此S5＝-1，即逻辑低脉冲。从图3和图6还可以看出，在下一个时钟T6，线18上的值S5经触发器20定时，并由此作为对应于逻辑低脉冲的下一个时标的判定D5+＝-1被输出。

由比较器16提供的每个连续的判定都被触发器20定时，并由此输出时标的判定作为在线34a上的下一个判定D。判定D进一步被移位寄存器32随后的级41、43所延迟，每级延迟一个时钟周期。这样被延迟的预判定通过线34a至34c加到多路转换器36的相应第一输入端X0至X2。这些预判定D至F由多路转换器36通过线31a至31c同时加到RAM26、28作为判定G、H和I。如从图6看到的那样，由多路转换器36提供的轻度分布延迟引起了信号G至I相对于信号D至F而言的延迟。再参考图3和图6，例如在时钟周期T5期间，两个RAM26、28通过线31a至31c接收分别相应于具有轻度延迟的脉冲D4、E3和F2的高脉冲G4、低脉冲H3和高脉冲I2。正如将要参照图7和8所示的流程图所叙述的那样，两个RAM26、28利用这些相应于预判定值的高和低脉冲去调节阈值，以用于和将在线14上接收的新脉冲进行比较。从这些附图可以进一步看到，在线14上的Ak值与在线34a上的时标的判定值Dk之间有一个时钟的延迟，这是由于阈值和值Ak进行比较所引起的。因此，为了确定阈值调节，例如在时钟周期T5期间，除了预判定D4、E3和F2，还需要考虑紧跟在判定D4后面的下一个判定D5。如图6所示，判定D5将由阈值和时钟T4期间接收的幅值A4相比较而产生。如前所述，根据本发明的一个重要特性，RAM26、28中的每一个都提供基于预判定值D4、E3和F2以及对应于将能从流程图中看到下一个判定的假定值D5的阈值调节。在每个判定确立步骤期间，RAM26假定D5＝-1，而RAM28假定D5＝+1。由RAM26提供的最终调节阈值Z加在线42上再加到触发器46，而由RAM28所提供的值L通过线50加到触发器52上。如图6所示，每个RAM都具有一个工作延迟。该例中在时钟周期T5期间，如将要参照流程图所述，线42和50上经调节的阈值为Z5＝-1和L5＝-3。在下一个时钟T6，线42、50上的每个值Z5、L5被相应触发器46、52所定时，并通过线48、56将最终时标的值M6＝-1、N6＝-3加到多路转换器24的相应输入端。随后，在时钟周期T6期间，值M6和N6被准备好并等待由线34a上的实际最新判定值D5进行选择。从图6可以看出，在本例中，实际值D5＝-1，即逻辑低值，因此，信号选择由RAM26在线48上提供的时标的输出信号。随后在T6时钟周期内，调节后的阈值M6＝-1作为信号B6加到加法器16。

由参考附图3和6所作的前述可以知道，在线34a上出现下一个判定以前，来自第一回路L1的输出信号M、N被准备好以备回路L2的使用。由于下一个判定不需要对RAM进行存取，它仅从由RAM预先计算的值M、N中选择正确的阈值并将该值加到幅度比较器16，因此，提供一个判定所需的时间实质上被缩短了。本发明的一个重要优点就是本发明的判定反馈译码器在每个时钟周期内基本上同步地执行两种主要的操作，即阈值调节和阈值比较，借助这一点，与使用以按序方式执行这些操作的系统相比较，它可以近两部的速度快速地执行这些操作。本发明的另一个优点是RAM不被用作阈值比较，因而所需的存贮空间被限制在阈值调节所需的范围内。

现在，参照图7所示流程图来叙述在图3所示实施例中由RAM1所实现的第一逻辑电路26的工作情况，以及参照图8所示流程图叙述由RAM2所实现的第二逻辑电路28的工作情况。如前所述，逻辑电路26根据存贮于移位寄存器32中预定数量的预判定进行阈值调节，而假定待被确立和用于阈值调节的下一个判定的值为D＝-1。图7所示流程图示出了为获得调节后的阈值，逻辑电路26所执行的步骤顺序。

如前所述，表A示出了响应正输入脉冲Ik＝+1所获得的幅度值Ck，该值被用于具有图3A和3B所示响应的具体传输通道。响应Ik＝-1所获得的值Ck相对于表A所示的这些值都被反相了。因此，应当理解，当对符号间干扰是由输入脉冲Ik＝+1加以补偿时，调节值Ck将被加到阈值上，而当对符号间干扰的补偿是由输入信号脉冲Ik＝-1来完成时，则要从阈值中减去相同的值Ck。

从如前所述图4B所示的通道特性和图6所示的定时图可以看出，响应在T0时间加到传输通道上的负输入脉冲Ik＝-1，有一个时钟周期延迟，用于在时间T1时在通道输出端接收一个其响应值为C1＝-5的相应负值。然而，由于通道的符号间干扰，存在有另外一些不希望的干扰项C2至Cn，这种干扰通过调节阈值来进行补偿。如前面已叙述过的，逻辑电路26、28利用在时间To至Tn的每个时间点上将对应的实际值C2至Cn加到阈值上或被从阈值中减去的方法来调节阈值以补偿符号间干扰，这种方法将从对下面流程图的描述中加以描述。

参照图7的流程图，在由程序块100描述的初始化以后，逻辑电路26置阈值为IH＝-C2。如前所述，电路26假定将被获得和考虑用作阈值调节的下一个判定将是D＝-1。因此，如图4B所示，第一个幅度将是+C2。如程序块101所描述，该值+C2被从阈值中减掉。由于在该例中，阈值的初始值为TH＝0，所以，调节后的阈值将是TH＝-C2。

此后，程序块102确定最后一个预确立判定是G＝+1还是G＝-1。在G＝+1的情况下，下一个调节值C3将被加到阈值上，如图4A所示并由程序块103描述。若G＝-1，将从预先调节的阈值中减去值C3，如程序块104所示并相对于图4B所示的通道特性来说非常明显。

进一步参看程序块105，它确定直接超前于判定G的判定H是H＝+1还是H＝-1。如程序块106所示并从图4A可以看出，当H＝+1时，调节值C4被加到调节后的阈值上，反之，则从其中减去该值，这从图4B可以看出并如程序块107所示。

程序块108确定直接超前于判定H的判定I是I＝+1还是I＝-1。当I＝+1时，调节值C5被加到前面所调节的阈值上，反之则从其中减去该值，上述两步骤分别由程序块109、110描述，并从图4A和图4B中看出。在目前叙述的例子中，将变得C5＝0，因此，由程序块108至110所描述的操作将被删除。然而，通常对于那些不同于图4A、4B所描述的通道特性来讲，利用大于图7所示调节值的数来提供阈值调节可能是需要的。在这种情况下，图7所示流程图将被一些附加的程序块加以扩展，根据前面的叙述提供附加的步骤。

起因于图7所示流程图的随后调节的阈值作为输出信号Z通过线42从逻辑电路26上提供，并通过触发器46被定时。如前所述，在线48上最终的时标的信号M被加到多路转接器24。

参考图8所描述的流程图，它示出了假定下一个待被图3电路提供的判定将是D＝+1的第二逻辑电路28的工作情况。从图4A的传输通道特性可以看出，在这种情况下，第一阈值补偿值是C2＝-1。随后，如程序块121所描述，该值C2被加到初始0阈值上。然后，通过程序块122，确定紧靠前面所提供判定G的值。

通过对从程序块122作为起点之后的程序块进行比较可以看出，图7和图8所示流程图的工作是相同的。即由图7流程图中程序块102至111所描述的第一逻辑电路26的上述操作与由图8所示流程图程序块122至131所描述的第二逻辑电路28的操作是相同的。因此，与图7所示相同的电路28的操作部分就不再叙述，以避免重复。

通过前面的叙述可以很清楚地看到，图7和图8的流程图可能含有另外的步骤，用以根据具体的通道特性，利用另外的补偿值Ck来调节阈值。应当明白，对于由幅度比较器16提供的每一个新的判定，上述图7和图8流程图所描述的操作都是重复。

在具体参考最佳实施例展示和叙述本发明时，应当理解，在形式和细节上对本发明可以作出变化和修改，而不脱离所附权利要求规定的本发明的范畴。

Claims (9)

1、一种用于提供判定并以此来确定由通道所传输的数字数据流的位值的译码器，包括：

用于提供幅值比较的装置，该装置具有用于接收对应于通过所述通道传输数据的连续信号取样的第一输入端，和用于接收可调节阈值的第二输入端，该阈值用于和每个取样值进行比较，所述装置提供确定每个所述数据位的值的判定，其值的确定为当所述的取样值大于所述的阈值时，具有第一信号值，而当所取样值等于或小于所述阈值时具有第二信号值；

用于存贮由上述提供幅值比较的装置所提供的预定数量的判定的装置；

第一和第二阈值调节电路，其中的每一个阈值调节电路接收上述所存贮的预定数量的判定，并对其作出响应，以提供相应的调节后的阈值，所述第一阈值调节电路在所述存贮的判定后面提供基于指定给序列中下一个判定的第一预定信号值的上述调节后的阈值，上述第二阈值调节电路在所述存贮的判定后面提供基于指定给序列中下一个判定的第二预定信号值的上述调节后阈值；

具有选择输入端的切换装置，它同于接收来自上述提供幅值比较的装置的上述下一个判定的实际值，并且作为对它的响应，把基于所述下一个判定的所述实际值的上述调节后阈值中的一个加到用于提供幅值比较的装置的上述第二输入端。

2、根据权利要求1所述的译码器，其特征在于：

上述所接收信号取样具有数字值，当所说数字取样值大于所说的阈值时，每个由上述用于幅值比较的装置所提供的判定等于第一逻辑电平，并当所述的数字取样值等于或低于所述阈值时，每个所述的判定等于第二逻辑电平;

所述第一和第二阈值调节电路是各自的逻辑电路，其中所述的第一逻辑电路在所述存贮的判定后面提供基于指定给序列中下一个判定的第一逻辑电平的上述调节后的阈值，所述第二逻辑电路在所述存贮的判定后面提供基于指定给序列中所述下一个判定的第二逻辑电平的所述调节后的阈值。

3、一种用于提供判定并以此来确定通过通道所传输的数字数据流的位值的译码器，包括：

用于提供幅值比较的装置，该装置具有用于接收相应于由所述通道传输的上述数据的数据位的连续数字值的第一输入端，和用于接收可调节阈值的第二输入端，该阈值用于和每个上述数字值进行比较，所述装置提供确定每个所述数据位的值的判定，其值确定为当所述的数字值大于所述阈值时，具有第一逻辑电平，并当所述数字值等于或小于所述阈值时，具有第二逻辑电平，

用于存贮由提供幅值比较的装置所提供的预定数量的判定的装置;

第一和第二逻辑电路，其中的每一个逻辑电路都用于接收所存贮的预定数量的判定，并对其作出响应，提供相应的调节后的阈值，所述第一逻辑电路在所述存贮的判定后面提供基于指定给序列中下一个判定的第一逻辑电平的上述调节后的阈值，且所述第二逻辑电路在所述存贮的判定后面提供基于指定给序列中下一个判定的第二逻辑电平的上述调节后的阈值;

具有选择输入端的切换装置，用于接收来自提供幅值比较装置的所述下一个判定的实际值，并对其作出响应，将基于所述下一个判定实际值的所述调节后的阈值中的一个加到所述用于提供幅值比较的上述装置的所述第二输入端。

4、根据权利要求3所述的译码器，其特征在于，用于存贮的装置是移位寄存装置，它具有预定数量的串联连接的存贮单元，用以将所述判定延迟一个时钟周期，每个存贮单元具有由其施加所述延迟判定的输出端，其中，所述第一串联存贮单元的所述输出端被耦合到上述切换装置的选择输入端，第二和随后串联的存贮单元的输出端被分别耦合到第一和第二逻辑电路。

5、根据权利要求3所述的译码器，其特征在于：上述用于提供幅值比较的装置包括加法器装置，该加法器装置用于提供在它的第一输入端处所接收的数字值与在它的第二输入端处所接收的调节后的阈值的和，且当所述的和大于0时，所述判定等于所述第一逻辑电平，而当所述和等于或小于0时，所述判定等于第二逻辑电平。

6、根据权利要求3所述的译码器，其特征在于：第一和第二逻辑装置包括随机存取存贮器装置。

7、一种用于提供判定并以此来确定由通道传输的数字数据流的位值的译码器，包括：

用于提供幅值比较的装置，该装置具有用于接收对应于以预定时钟频率传输的数据流数据位的连续数字取样值的第一输入端，和用于接收可调节阈值的第二输入端，所述装置把每个上述数字值和上述阈值相比较，并提供连续的判定以确定每个所述数据位的值，当数字值大于阈值时，上述值为第一逻辑电平，而当所述数字值等于或小于所述阈值时，则为第二逻辑电平;

移位寄存器装置，用于存贮由所述提供幅值比较的装置提供的连续的预定数量判定，移位寄存器具有预定数量的串联的存贮单元，用于将所述连续的判定延迟一个时钟周期;

第一和第二逻辑电路，其中每一个用于接收存贮的预定数量的判定，并对其作出响应，同时提供相应的调节后的阈值，所述第一逻辑电路在所述存贮判定之后提供基于指定给序列中下一个判定的第一逻辑电平的所述调节后的阈值，且第二逻辑电路提供基于指定给所述存贮判定后序列中下一个判定的第二逻辑电平的所述调节后的阈值;

具有选择输入端的切换装置，用于接收来自用于提供幅值比较装置所述下一个判定的实际值，并作出响应，将基于所述下个判定实际值的所述调节后的阈值中的一个加到所述用于提供幅值比较装置的第二输入端上;且其中

每个所述移位寄存器的所述存贮单元具有用于由其施加延迟判定的输出端，第一个所述串联存贮单元的输出端被耦合到所述切换装置的选择输入端，而所有存贮单元的输出端分别耦合到第一和第二逻辑电路。

8、一种用于提供判定并以此确定由通道所传输的数字数据流的位值的方法，包括下述步骤：

连续地将对应于由传输通道所传输的所述数据的信号取样施加给用于提供幅值比较的装置;

利用所述装置将每个取样值和阈值进行比较，并提供连续的判定用以确定所述数据流每一位的值，当所述取样值大于所述阈值时，具有第一预定信号值，当所述取样值等于或小于所述阈值时，具有第二预定信号值;

存贮预定量的连续判定;

把存贮的所述预定数量的判定施加给第一和第二阈值调节电路;

当所述第一阈值调节电路假设序列中所述存贮判定后面的下一个判定将具有第一信号值，第二阈值调节电路假定序列中下一个判定将具有第二信号值时，利用所述第一和第二阈值调节电路分别调节所述阈值;

选择所述调节后的阈值中的一个，用于基于所述下一个判定实际值的所述比较步骤。

9、一种用以提供判定，并由此确定由通道所传输的数字数据流的位值的方法，其步骤包括：

连续地把对应于所述数据位的数字取样值施加给用于提供幅值比较的装置;

利用所述装置将每个所述数字值和阈值进行比较，以提供连续的判定，用以确定所述数据流每一位的值，当所述数字值大于所述阈值时，具有第一逻辑电平，而当所述数字值等于或小于所述阈值时，具有第二逻辑电平;

存贮预定数量的连续判定;

把存贮的预定量的判定施加给第一和第二逻辑电路;

当第一逻辑电路指定序列中所述存贮判定后下一个判定的值为所述第一逻辑电平，以及所述第二逻辑电路指定给所述下一个判定的值等于所述第二逻辑电平时，利用所述第一和第二逻辑电路分别调节所述阈值;

选择所述调节后的阈值中的一个，用于基于所述下一个判定实际值的所述比较步骤。

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