CN1106762C - 数据段同步信号检测电路 - Google Patents

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Abstract

一种数据段同步信号检测电路，其以如此方式构成，即在四字符相关器和加法器之间加入硬限幅器，以对4bit输入获得三电平的2比特输出，另外，当从位置相关字符中检测到最大值的位置时，利用多个延迟，在ASIC中实现一段延迟所需的门数比常规电路减少到50%。比特分辨率被减少，以减少操作的复杂性。

Description

数据段 同步信号检测电路
本发明涉及高清晰度电视(HDTV)中检测数据段同步信号的电路，具体地涉及在高清晰度电视中检测数据段同步信号的方法和电路，它使得在ASTC中实现HDTV时所需的门(gate)数最小。
通常，在HDTV系统中，在电视台(TV broadcasting station)以水平行为单元发射信号之前，加入了同步信号，接收所发射信号的接收机从该信号中检测该同步信号，用水平行信号来同步该信号，然后处理同步的信号。水平行传输数据的格式取决于HDTV系统。图1和2显示了美国大联盟(GA)HDTV的数据段的结构。一个数据帧由626行段(line segments)构成，一段包括832个字符，它由828个字符数据和四字符数据段同步信号组成，如图2A所示。一个数据段对应于一个NTSC制水平行。数据段同步信号由指示每个数据段开始的四个字符组成。数据段同步信号以如此方式构成特定的模式，即四个字符具有+5，-5，-5，+5的信号电平，而其它数据段信号具有随机信号电平。
因此，在接收GA系统传输信号的电路中，在每个数据段的开始四字符期间检测数据段同步信号，以解决定时恢复和所接收的数据段信号的同步问题。因此，数据段同步信号的检测影响着GA-VSB系统的性能。在韩国专利申请号1995-15218，30746和96-21886中公开了从接收的数据中产生数据段同步信号的装置和方法。
下面结合图3来解释产生数据段同步信号的另一常规方法。分离器303从滤波器(未显示)输出的8比特中分离出MSB，以将它用作为参考信号。四字符相关器(correlator)305接收该MSB以产生数据之间位置相关的字符。由于四字符相关器只使用MSB，如上所述，只有在字符为(+)，(-)，(-)或(+)时输出4，在其它情况则输出-4，-2，0和2。在加法器307中，四字符相关器305的输出与一段延迟器309的输出相加即与先前段中相同位置的输出相加，相加的结果被累计。
加法器307的输出被送到最大值检测器311。最大值检测器311观察累计的相关字符的823个字符(一段)的输出，判断最大值出现的位置，作为段同步位置。然后将该信息加到同步信号发生器313。同步信号发生器313在段同步位置产生同步脉冲。
如图3所示，在产生段同步信号的常规装置中，因为四字符相关器305的输出为四比特，就需要加法器和823字符延迟器来累积该四比特输出。因此，该装置的比特分辨率至少是8比特。当在ASIC中实现该装置时，就需要832字符延迟，因此该装置就需要8比特×832×7个门。因此常规的装置为完成其功能需要的门太多。
本发明的目的是提供一种减少HDTV的比特分辨率而不影响其功能的方法和电路，它在相关器的输出处使用一个硬限幅器，因此减少该装置所需要的门数。
本发明的另一个目的是提供一检测数据段同步信号的方法和电路，在最大值位置来自位置相关字符时，它利用多个延迟，来减少用于检测数据段同步信号的门数。
为实现本发明的目的，一个硬限幅器(hard limiter)加到四字符相关器的输出端，以产生数据段同步信号，因此减少门数。另外，由四字符相关值延迟N个字符的延迟值由字符延迟器累计，该延迟器具有2，4，8，13，16，26，32，52，64，104，208和416的832个系数的一个，来自累计值的最大值的位置、由四字符相关值延迟的值按照检测的值，由具有416，208，104，64，52，32，26，16，13，8，4和2中之一的(832/N)字符延迟器累积。然后，从累计的值检测到最大值的位置，以产生段同步信号。
下面将结合附图对本发明的最佳实施例进行描述。
图1显示了美国的GA-VSB HDTV系统的数据格式；
图2显示了数据段同步信号的格式；
图3是常规HDTV系统中数据段同步信号检测电路的方框图；
图4是按照本发明的实施例的GA-VSB HDTV系统的数据段同步信号检测电路的方框图；
图5是图4的硬限幅器的电路图；和
图6是按照本发明另一个实施例的GA-VSB HDTV系统的数据段同步信号检测电路的方框图；
图4是按照本发明的实施例的GA-VSB HDTV系统的数据段同步信号检测电路的方框图。如图4所示，本发明的数据段同步信号检测电路以如此方式/构成，即在四字符相关器305和加法器307之间加入硬限幅器400，以对4bit输入获得三电平值的2比特输出。
图5详细显示了图4的硬限幅器400的电路。硬限幅器由以下构成：用于从四字符相关器305输出的四比特中分离MSB的分离器501；用于将MSB与电平“0”比较并判断它们是否相等(A＝B)的第一比较器505；用于将四字符相关器305的四比特输出与电平“3”比较并判断该四比特输出是否大于电平“3”(A≥B)的第二比较器507；用于合成第一和第二比较器505和507的输出的合成器503；和用于按照合成器503的输出选择电平-1(00)，0(10)和1(11)中一个的多路复用器509。
下面将结合图4，图5和图6来解释本发明的最佳实施例。分离器303从滤波器(未显示)输出的八比特中分离出MSB。该MSB在四字符相关器305中校正。该相关技术与常规的相同，因此省略其解释。在四字符相关器305中校正的四比特加到硬限幅器400，如下表1所示。硬限幅器400从四字符相关器305接收该四比特，并利用包括在图5中的分离器501来分离其MSB。
           表1
    输入     输出
    -4，-2     -1
    0，2     0
    4     1
该MSB被加到第一比较器505，而四字符相关器305的输出被加到第二比较器507。第一比较器将MSB与电平“0”比较。这儿，当MSB小于电平“0”时，第一比较器505的输入为“1”，其输出为“0”。第二比较器507将四字符相关器305的四比特输出与电平“3”比较。当输入小于电平“0”时，第二比较器507的输出为“0”。因此，合成器503的输出变成00，多路复用器509选择输出“-1”。当从四比特字符相关器305的输入具有“0”至“3”之间的值时，第一第二比较器505和507的输出分别为“1”和“0”，对应于输入“10”，多路复用器509输出“0”。当输入值大于“3”时，多路复用器509的输入变成“11”，因此，它选择地输出“1”。
图6是按照本发明另一个实施例的GA-VSB HDTV系统的数据段同步信号检测电路的方框图。参考图6，第一和第二加法器607和605被连接到四字符相关器305的输出端。第一加法器607将从四比特字符相关器305输出的相关值与被N字符延迟器601即第一字符延迟器以段为单元延迟的所有字符值相加，并累计它们。第一加法器607的输出被加到第一最大值检测器603。第一最大值检测器603检测由第一加法器607累计的字符值的最大值的位置。第一最大值检测器603的输出被加到(832/N)字符延迟器617即第二字符延迟器。
第二加法器605将四比特字符相关器305的相关值与(832/N)字符延迟器617的输出值相加，并利用来自第一最大值检测器603的最大值位置检测控制信号，只累计对应于检测到相关值的最大值的位置的值。即第一最大值检测器603在每个长度产生的一个段中来检测最大值的位置。对应于最大值位置的检测值作为(832/N)字符延迟器617的控制信号提供。当启动控制信号时，(832/N)字符延迟器617在该启动周期期间选择这些值。这些选择的值在第二加法器605中累计，然后加到第二最大值检测器609。当第二最大值检测器609从第二加法器605累计的值中选择最大值并将它加到同步信号发生器313时，在最大值位置处产生同步信号。
对于N字符延迟器601和(832/N)字符延迟器617的第一和第二字符延迟，N可以是13，16，32和64中的一个，它是832的因数。例如，当N字符延迟器601是13字符延迟时，(832/N)字符延迟器617是64字符延迟。因此，在N＝64的情况下，13(＝832/N)个字符位置相关值1，65，129，193，257...769是在832字符之后被输入到64移位寄存器的第一寄存器。类似地，具有64字符间隔的13个字符相关值可以在其余63个寄存器中的每个中累计。
对于本发明的上述电路，当N值被指定为832的一个因数(2，4，8，13，16，26，32，52，64，104，208，416)时，所需寄存器的数量(K)可由下式表示：K＝N+(832/N)，而不象常规电路需要832个寄存器来处理832个字符。即当N为2，K＝2+(832/2)＝418，而当N为416时，K＝416+(832/416)。因此，寄存器的数量可减少到50％，也就减少了ASIC电路中所需的门数。
如上所述，在本发明的数据段同步信号检测电路中，利用硬限幅器，对于四比特输入可获得两比特输出，它被加到由加法器和一段延迟器组成的累计器。从实验的结果得知，当SNR＝0dB时，可以肯定，当在段同步位置的累计校正结果高于8时，能产生正确的段同步信号。即，对于累计结果，大致6比特足以。因此，在ASIC电路中所需的门数变成大约6比特×832×7比特＝34,944。即，从常规电路所需的门数中大约可减少12,000个门。
另外，该装置的比特分辨率也被减少，简化了其它操作的复杂性。本发明的数据段同步信号检测电路划分并处理段的延迟。即首先累计所有的段，在一个段字符中检测每个字符的最大值的位置，对应于该位置的字符值再次被累计，从二次累计值检测最大值的位置，由此产生同步信号。因此，对于一个段的位置相关字符不需要累计和处理整个字符值。当在ASIC中实现时，可显著地减少检测数据段同步信号电路的门数。
因此，应该理解本发明并不限制于作为实施本发明的最好模式的具体实施例中，也不限制于本说明书的具体说明中，本发明的范围由本发明的权利要求限定。

Claims (1)

1.一种数据段同步信号检测电路，包括：将一个硬限幅器加在四比特字符相关器和加法器之间，以对四比特输入获得三电平的2比特输出值，
其中，该硬限幅器包括：
分离器，用于从四比特字符相关器输出的四比特输出中分离MSB；
第一比较器，用于将该MSB与电平“0”比较并判断它们是否相等；
第二比较器，用于将四比特字符相关器的四比特字符输出与电平“3”比较并判断该四比特字符相关器的输出是否大于电平“3”；
合成器，用于合成第一和第二比较器和的输出；和
多路复用器，用于按照合成器的输出选择电平-1(00)，0(10)和1(11)中的一个。
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