JPH04234249A - パイプライン化された決定フィードバックデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にチャネル上に
転送されたデジタルデ−タの検出、特にそのようなデ−
タを解読するために利用される高スピ−ド決定フィ−ド
バックデコ−ダ−に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】チャネ
ル例えば電話線、極超短波、衛星、あるいは磁気録音／
再生チャネルに転送されたデ−タは、付近のデ−タビッ
トが相互に干渉（妨害）するように、転送のプロセスで
歪まされる。結果として、ノイズあるいは他の妨害が存
在しない場合でさえ、デ−タクロックと同期しているク
ロックで取り出される受信信号のサンプルは、もはや入
力デ−タに対応しない。一般にシンボル間の妨害（干渉
）と呼ばれているこの妨害雑音は、線形あるいは非線形
であり、レシ−バにおいて不正確なデ−タ解読の公算を
増加させる。

【０００３】公知の信号検出方法によると、受信信号は
、デ−タクロックレ−トでサンプルされており、得られ
たサンプルのそれぞれの振幅値は、しきい値と比べられ
る。振幅値がしきい値を越えている場合、２進数の１と
して検出され、別の場合には２進数のゼロとして検出さ
れる。上記のチャネル転送特性の影響のため、サンプル
の振幅は、シンボル間干渉による特定の転送デ−タパタ
−ンにより変わる。決定フィ−ドバックデコ−ダ−は、
シンボル間妨害（干渉）を補うために利用されることが
知られている。これらのデコ−ダでは、一般的に前の決
定として呼ばれている、デコ−ダによって前に検出され
た既知の数のビットは、フィ−ドバックされ、ストアさ
れる。公知の決定フィ−ドバックデコ−ダ−は、前の決
定と特定のチャネル特性に基づいて補正値を与え、次の
決定をなす前にしきい値を調整する。次の決定は、調整
されたしきい値に、次の受信されたサンプル値を比べる
ことによって得られ、それによってシンボル間妨害を補
っている。

【０００４】高レ−トでデ−タを転送し解読することが
絶対必要であるような応用においては、望ましい高スピ
−ドで動作している決定フィ−ドバックデコ−ダ−が必
要である。しかし、公知の決定フィ−ドバックデコ−ダ
−は、それぞれの決定をなすステップの間に、引き続き
二つの基本動作をなすことを要求されている。これらの
二つのシ−ケンス動作は、シンボル間妨害を補うために
しきい値を調整することと、調整されたしきい値に新ら
しく受信されたサンプル値を比較することである。従っ
て、決定をなしているプロセスの動作スピ−ドは、これ
らのシ−ケンス動作を実行するために利用されるそれぞ
れの基板回路部分によって起される動作遅延の合計とし
て得られる総遅延によって制限されている。

【０００５】

【課題を解決するための手段及び作用】本発明の決定フ
ィ−ドバックデコ−ダ−は、パイプライン化された配置
で二つの閉回路を利用することによって決定をなすプロ
セスを促進する。最初の閉回路は、並列に動作している
二つのしきい値調整回路を有している。最初の閉回路は
、前の決定の所定数をストアし、それぞれのしきい値調
整回路に同時にストアされた決定を供給する。両方のし
きい値調整回路は、これらの前の決定に基づいてしきい
値レベルを調整する。しかし、本発明の重要な特徴と有
利な点によると、これらの回路の一つは、引き続き次の
決定に指定される二つの可能な所定信号値の最初の値に
基づいてしきい値を調整する一方、他の回路は、次の決
定に指定される二つの可能な所定信号値の二つめの値に
基づいてしきい値を調整する。従って、このように調整
された両方のしきい値は同時に与えられ、それぞれのし
きい値調整回路の出力にストアされる。

【０００６】第二閉回路は、転送された入力信号のサン
プルを受信する振幅比較器（大きさ比較器）を有し、調
整しきい値にそれぞれのサンプル値を比較する。サンプ
ル値がしきい値を越えている場合、振幅比較器は上記第
一所定信号値を有している決定を出力し、別の場合には
、上記第二所定信号値に等しい決定を出力する。第二閉
回路はまた、振幅比較器によって得られる次の決定をシ
−ケンスにストアするための記憶装置を有している。 次の決定の実際の値は、ストアされた二者択一のしきい
値から、正確な調整しきい値を選ぶために利用される。 その選ばれた正確な調整しきい値は、次の比較のために
振幅比較器に与えられる。

【０００７】同時に動作している二つの閉回路を使用し
ているので、本発明の決定フィ−ドバックデコ−ダは、
決定をなすプロセスに必要な時間を減少させる。特に、
それぞれの閉回路は二つの基本的な動作、すなわち、し
きい値調整としきい値比較のうちの一つをほぼ同時に供
給し、それによって、総信号処理遅延をほぼ半分に減少
させる。両方の閉回路による同時動作と、その決定が実
際になされる前に、次の決定の二者択一な値に対してそ
れぞれの調整されたしきい値を決定する特徴のために、
本発明による決定フィ−ドバックデコ−ダは、“パイプ
ライン化された”と呼ばれている。

【０００８】本発明のシステムは、増加されたメモリ−
空間を必要としないというさらに重要な利点を有してい
る。両方のしきい値調整回路に必要な合計メモリ−空間
は、より低速の先行技術システムによって使用されるも
のとほぼ同じである。

【０００９】

【実施例】添付した回路図、タイミング図及びフロ−チ
ャ−ト間の比較を容易にするために、回路図の種々の位
置で生じている信号波形のみならず対応する回路要素は
、すべての図において対応する参照符によって指定され
ている。

【００１０】図１は、本発明による決定フィ−ドバック
デコ−ダの簡単化されたブロックダイアグラムを示して
おり、それは以下で簡単に説明される。チャネル上を転
送されたデジタル信号は、アナログ信号の形でライン１
０に受信される。その信号は、公知の方法でライン５１
に供給されるストロ−ブパルスに同期して回路１２によ
ってサンプルされる。デコ−ダは、二つの閉回路Ｌ１と
Ｌ２を有している。閉回路Ｌ２は、振幅比較器１６と、
ディレ−２０とスイッチ２４とを含んでいる。振幅比較
器１６は、二つの入力ＡとＢを有している。それは（振
幅比較器１６）、その入力Ａで受信されたライン１４上
の各サンプルを、スイッチ２４を介して入力Ｂで受信さ
れた、ライン２７のしきい値と比較する。振幅比較器１
６からの出力は、決定フィ−ドバックデコ−ダ−によっ
て得られる決定である。その決定は、ライン１８を通っ
てディレ−２０に供給され、その遅延された決定は、ラ
イン３４（ａ）を通ってスイッチ２４のコントロ−ル入
力に供給される。

【００１１】本発明の重要な特徴によると、閉回路Ｌ１
は、二つの並列しきい値調整回路２６、２８と記憶回路
３２とを含んでいる。回路２６、２８は、例えば調整可
能なフィルタ−として構成されてもよいし、記憶回路３
２は、例えば、タップ付き遅延回路として構成されても
よい。回路３２は、前に作られた所定数の決定をストア
し、このストアされた決定を入力としてしきい値調整回
路２６、２８に供給して、これらの前決定値と既知の転
送チャネル特性に依存してしきい値を調整し、シンボル
間の妨害を補う。この点は、本発明の好ましい実施例を
参照してさらに詳細に説明される。

【００１２】図２に示されている本発明の好ましい実施
例のブロックダイアグラムが、以下に説明される。図２
の決定フィ−ドバックデコ−ダ−は、例えば磁気録音／
再生チャネルといったチャネルを上に転送された信号を
ライン１０に受信する。アナログデジタル（Ａ／Ｄ）変
換器１２は、ライン５１に与えられたクロック信号に同
期してライン１０の信号をサンプルし、よく知られた方
法で、アナログ値をデジタルサンプル値に変換する。図
１のデコ−ダ−は、二つの閉回路Ｌ１、Ｌ２を有してい
る。閉回路Ｌ２は、ライン１４の各デジタルサンプルを
しきい値と比較する振幅比較器１６と、フリップフロッ
プ２０と、第一マルチプレクサ２４を含んでいる。振幅
比較器１６は、Ａ／Ｄ変換器１２からライン１４に接続
された第一入力Ａと、ライン２７を通ってマルチプレク
サ２４に接続された第二入力Ｂを有している。振幅比較
器１６の出力は、ライン１８を通ってフリップフロップ
２０に接続され、そのフリップフロップの出力は、ライ
ン３４を通ってマルチプレクサ２４の選択入力に接続さ
れている。

【００１３】閉回路Ｌ１は、二つの並列論理回路２６、
２８を含んでいる。この論理回路２６、２８は、好まし
い実施例では、ランダムアクセスメモリ−（ＲＡＭ１と
ＲＡＭ２）によって構成され、上述されたシンボル間妨
害を補うためにしきい値調整を行う。シフトレジスタ３
２は、前に作られた決定の所定数（ｎ−１）をストアし
、第二マルチプレクサ３６を通って論理回路２６、２８
にストアされた決定を入力として供給している。論理回
路２６、２８は、さらに詳細に説明されるように、これ
らの前決定値と既知の転送チャネル特性に依存して、し
きい値を調整する。シフトレジスタ３２の入力は、フリ
ップフロップ２０の出力に接続され、そのシフトレジス
タ３２の出力は、ライン３４を通って第二マルチプレク
サ３６の入力に接続される。マルチプレクサ３６の出力
は、ライン３８を通ってそれぞれの論理回路２６、２８
に接続される。好ましい実施例では、ライン３８はＲＡ
Ｍ２６、２８をアドレスするためのアドレスラインを表
わしている。それぞれの論理回路からの各出力信号は、
フリップフロップ４６、５２にそれぞれ供給され、それ
からライン４８、５６を通って第一マルチプレクサ２４
のそれぞれの入力に供給される。

【００１４】図３の６８に示された外部コントロ−ラは
、外部コントロ−ラからのライン７０上のコントロ−ル
信号が使用可能な場合に、ライン７２、７３を通ってＲ
ＡＭ２６、２８に新しいデ−タを入力するために利用さ
れている。コントロ−ラ６８からの選択信号は、アドレ
スライン３４、３７をそれぞれ選ぶためにマルチプレク
サ３６へのライン７４に供給される。

【００１５】図２では、ライン１０に受信された入力信
号は、よく知られているように、例えば磁気録音再生チ
ャネルといったデ−タ転送チャネルによって転送される
。好ましい実施例の動作の説明を容易にするために、特
定の転送チャネルに対応する転送チャネル特性の例が、
図４（ａ）と４（ｂ）に示されている。前に述べられた
ように、チャネル応答はそれによって転送された入力デ
−タビットのシンボル間妨害を生じさせる。好ましい実
施例の説明を簡単化するために、線形シンボル間妨害が
、この例では仮定されている。しかし、本発明はまた、
解読されたデ−タ上の非線形シンボル間妨害の影響を減
少させるために利用できることに注意すべきである。

【００１６】さらに図４（ａ）を参照すると、二進数の
１を表わしている単一正入力パルスＩｋ＝＋１に対する
時間領域での転送チャネルの特定振幅応答の例が示され
ており、図４（ｂ）は、二進数ゼロを表わしている単一
負入力パルスＩｋ＝−１に対する応答を示している。時
間軸線に沿って、タイミング間隔に生じている時間Ｔ０
からＴｎまでの特定のポイントがプロットされており、
好ましい実施例では、以下に記述されるように、そのタ
イミング間隔は、デコ−ダの動作を同期させるために利
用されるクロックサイクルに相当する。

【００１７】図４（ａ）から明らかなように、正パルス
Ｉｋ＝＋１が、時間Ｔ０で転送チャネルに供給される場
合、Ｔ０でのＣ０＝０から時間Ｔ１でのピ−クＣ１＝５
までの増加振幅を提供している。その後、振幅は時間Ｔ
２でＣ２＝−１に減少しており、時間Ｔ３まで減少し続
けて、そのとき、負ピ−クＣ３＝−３を有する。その後
、振幅は、小負値の方に増加し、時間Ｔ４でＣ４＝−１
、Ｔ５でＣ５＝０に達し、その後、ゼロにとどまる。 負入力パルスＩｋ＝−１へのチャネル応答が、図４（ｂ
）に示されている。図４（ｂ）の振幅値が、逆の負号だ
が、同じ振幅を有しており、すなわち、図４（ａ）に示
される値に関してそれらは、反転されていることが明ら
かである。さらに説明を容易にするために、図４に示さ
れたＩｋ＝＋１へのチャネル応答に対する時間Ｔ０から
Ｔ５までの各ポイントにおける各振幅値Ｃ０からＣ５は
、以下の表１に叙述されている。この例では、Ｃ０から
Ｃ５までの振幅値が、説明を容易にするために整数とし
てあらかじめ選ばれていたことが理解される。測定によ
り得られた実際のチャネル応答は、おそらく非整数振幅
値を有している。

【００１８】

【表１】 図４（ａ）、４（ｂ）、及び表１から明らかなように、
この例では、転送チャネルの入力と出力の間に一つのク
ロックサイクル遅延があり、Ｔ１でのＣ１＝５あるいは
、Ｃ１＝−５のそれぞれの振幅ピ−クは、入力パルスＩ
ｋ＝＋１あるいはＩｋ＝−１にそれぞれ対応している。 よく知られているように、理想的な応答を有する転送チ
ャネルは、それぞれの入力パルスを不変のまま転送する
。従って、理想的なチャネルは、入力デ−タクロックに
同期したクロック信号によるサンプリングの瞬間におけ
るシンボル間妨害を有していない。他の妨害や、ノイズ
が存在しないと仮定すると、このような理想的な出力か
らの任意の偏移は図４（ａ）、４（ｂ）に示されるよう
に、シンボル間妨害のためである。

【００１９】入力パルスＩｋ＝Ｉ０からＩ８までのシ−
ケンスに対する上記転送チャネルによって得られた応答
の例は、図５と以下の表２を参照して説明される。シン
ボル間妨害のため、時間Ｔｋ＝Ｔ０からＴ８までの任意
のポイントにおける振幅値Ａｋ＝Ａｋ０からＡｋ８まで
は、チャネルによって前に転送されたパルスに対する前
に説明されたチャネル応答値Ｃｋによって影響される。 従って、時間Ｔｋでのそれぞれのポイントにおいて、得
られる振幅Ａｋは、チャネルによって前に転送された特
定のパルスに対する特定チャネル応答から生じている振
幅Ｃｋの重ね合せとして得られる。さらに以下に説明さ
れるように、好ましい実施例の決定フィ−ドバックデコ
−ダ−は、値Ｃｋを補うためにしきい値調整を提供して
いる。

【００２０】

【表２】 図５の例に叙述されたチャネル応答の説明を容易にする
ために、表１からのＣ０からＣ４までの異なった振幅応
答値が、時間Ｔｋでそれぞれのポイントにおける重ね合
わされた振幅値Ａｋになるように、表２に示されている
。表２で与えられたすべての特定値は、図５の例で示さ
れる対応値に関連付けられている。

【００２１】さらに、表２を参照すると、横行１は、時
間間隔Ｔ０からＴ８までを示しており、その時間間隔で
行２で表示されるＩ０からＩ８までの入力パルスが、転
送チャネルによってシ−ケンシャルに受信される。従っ
て、図５に示されるように、パルスＩ０＝＋１は時間Ｔ
０において受信され、パルスＩ１＝＋１は時間Ｔ１にお
いて受信され、パルスＩ２＝−１は時間Ｔ２において受
信される。前に示されたように、それぞれの入力パルス
Ｉｋ＝＋１は、２進数１に相当しており、Ｉｋ＝−１は
、チャネルの入力おける入力デ−タの２進数０に相当し
ている。図５に示されるように、チャネルの出力で受信
され、上記入力パルスシ−ケンスに対応するサンプルは
、上記シンボル間妨害から生じる。出力サンプルは、図
４（ａ）と４（ｂ）に示される信号の各寄与の重ね合せ
の結果であり、さらに詳細に説明されるように、それぞ
れの各入力パルスから生じている。

【００２２】表２の３から８行は、前に受信されたパル
スからの寄与と共に、現在受信されたパルスＩｋからの
それぞれの寄与を叙述している。比較すると明らかなよ
うに、表２の３から８行は、表（ａ）の１から６に対応
している。現在説明された実施例では、入力パルスへの
応答の一つの間隔遅滞があるため、時間Ｔｋで受信され
たパルスに応答して、時間Ｔｋにおける振幅寄与Ｃ０は
、Ｃ０＝０である。Ｃ１は、時間Ｔ（ｋ−１）すなわち
、一つの時間間隔だけ前のＴｋに受信された入力パルス
に応答して得られる各振幅寄与を示しており、＋５ある
いは−５の値を有している。Ｃ２は、Ｔ（ｋ−２）すな
わち、二つの時間間隔だけ前のＴｋに受信されたパルス
に応答して得られる振幅を示しており、それはＣ＝−１
あるいは＋１の値を有している。次の振幅Ｃ３は、値−
３あるいは＋３を有しており、Ｃ４は、値−１あるいは
＋１を有しているが、Ｃ５は０値を有している。この特
定の例では、表２での振幅値Ｃ１ないしＣ４によっても
示されるように、それぞれの前のパルスは、四つの連続
的な間隔の間にのみサンプルされた信号振幅に寄与する
ことが図４（ａ）、４（ｂ）と表１に叙述されたチャネ
ルパルス応答から明らかである。

【００２３】入力パルスＩｋの特定系列に応答して、時
間Ｔｋのそれぞれのポイントにおける実際の振幅値Ａｋ
は、以下のように得られる。表２での３から８行の値は
、代数的に加算される。結果としての加算値Ａｋは９行
に表示され、それらは上に示された時間において、図５
の信号波形に相当する実際のサンプル値を表わしている
。

【００２４】例として、図５と表２の両方を参照すると
、例えばＴ５における振幅値Ａｋは、以下のように得ら
れる。Ｔ５において受信された入力パルスＩ５＝−１の
寄与は、Ｃ０＝０であり、Ｔ４において受信されたすぐ
前のパルスＩ４＝−１の寄与は、Ｃ１＝−５であり、Ｔ
３において受信されたパルスＩ３＝＋１の寄与は、Ｃ２
＝−１であり、Ｔ２において受信されたパルスＩ２＝−
１の寄与は、Ｃ３＝＋３であり、Ｔ１において受信され
たパルスＩ１＝＋１の寄与は、Ｃ４＝−１である。従っ
て、表２の９行及び図５からも明らかなように、時間Ｔ
５における値はＡ５＝−５−１＋３−１＝−４である。

【００２５】さて、図２に示されている好ましい実施例
の動作は、図６のタイミングダイアグラムを参照して簡
単に説明される。ライン１０のアナログサンプルは、連
続的なクロック間隔Ｔｋにおいて、Ａ／Ｄ変換器１２に
よってデジタルサンプルに変換され、結果としてのデジ
タルサンプル値Ａは、ライン１４に供給される。大きさ
比較器１６は、さらに以下に説明されるように、ライン
２７の調整デジタルしきい値Ｂとライン１４のそれぞれ
の値Ａを比較する。ＡがＢよりも大きいとき、結果とし
てのライン１８の決定Ｓは、Ｓ＝＋１になり、逆の場合
にはＳ＝−１になる。その＋１は、論理０値の論理１と
−１に対応する。

【００２６】前に説明したように、閉回路Ｌ１とＬ２の
両方は、同時に動作し、それによってデコ−ダ−の動作
サイクルを実質的に短縮する。従って、閉回路Ｌ２の振
幅比較器１６が、特定の振幅比較器を行ない、その比較
の結果として次の決定Ｓｎを出力する間に、閉回路Ｌ１
の論理回路２６、２８は、シフトレジスタ−３２によっ
て、供給される前決定の選択数（ｎ−１）に基づいて調
整しきい値を計算する。本発明の教示により、決定を作
るプロセスを加速するために、例えば論理回路の一つ、
２６は、引き続き次の決定がＳｎ＝−１であることを仮
定して、調整しきい値を計算する一方、別の論理回路２
８は、次の決定がＳｎ＝＋１であることを仮定して調整
しきい値を計算する。それぞれの論理回路からのこれら
の各決定は、各フリップフロップ４６、５２にクロック
され、そこからマルチプレクサ２４の各入力にライン４
８、５６を通ってクロックされる。次の決定Ｓｎが、振
幅比較器１６によって作られる場合、それはそこからラ
イン１８に出力され、図６のタイミングダイアグラムで
叙述されるように、ライン３４（ａ）を通ってマルチプ
レクサ２４の選択入力にクロック決定Ｄｎとして、フリ
ップフロップ２０によってクロックされる。従って、ラ
イン３４（ａ）の実際の値Ｄｎは、マルチプレクサ２４
からの正確な調整しきい値を選ぶ。ライン３４（ａ）の
選択信号Ｄｎに応答して、マルチプレクサ２４は、次の
比較のためにそこからライン１７を通って振幅比較器１
６へ正確な調整しきい値Ｂを与える。

【００２７】閉回路Ｌ１、Ｌ２の両方による同時動作の
結果により、本発明によるデコ−ダ−の動作が実質的に
加速されることが先の説明で明らかである。閉回路Ｌ１
が、その決定が実際に利用できる前に、作られるべき次
の決定の二つの可能な値のそれぞれの一つである二つの
二者択一なしきい値調整値を提供し、次の決定の実際の
値に基づいて閉回路Ｌ２が、次のしきい値比較のために
正確な調整しきい値を選ぶということが上記説明から明
らかである。

【００２８】図２のブロックダイアグラムに対応する好
ましい実施例のさらに詳しく記述された回路ダイアグラ
ムは、図３に示されており、以下に説明される。第一と
第二論理回路２６、２８は、ランダムアクセス記憶装置
ＲＡＭ１、ＲＡＭ２に別々にアドレス可能で、かつ同時
にアクセス可能な部分に分けられた記憶装置として搭載
されている。シフトレジスタ３２は、直列接続されたフ
リップフロップ４１、４３などを含んでいる。それぞれ
のフリップフロップは、一つ前の決定をストアする。最
も最近の決定Ｓｎをストアする上述されたフリップフロ
ップ２０は、シフトレジスタ３２の第一ステ−ジとして
搭載される。ストアされた決定は、マルチプレクサ３６
の各第一入力Ｘ０ないしＸ２に、ライン３４（ａ）ない
し３４ｃを通ってシ−ケンスにフィ−ドバックされる。 もし三つ以上の前決定が利用される場合には、波線によ
って表示されるように、シフトレジスタ３２内の直列フ
リップフロップの数を、増やすことができる。

【００２９】例えば振幅比較器１６は、バイナリ−加算
器として動作される。好ましい実施例では、それぞれの
調整しきい値Ｂは、負値（−Ｂ）としてＲＡＭ１とＲＡ
Ｍ２にストアされる。ライン２７上の値（−Ｂ）は、ラ
イン１８上に差値（Ａ−Ｂ）を得るために加算器１６に
よって値Ａに加算される。結果としての差値（Ａ−Ｂ）
が０より大きい場合、加算器が、論理１決定に相当する
値Ｓ＝＋１をライン１８上に出力する。またそうでない
場合には、加算器は、論理０決定に相当する値Ｓ＝−１
を出力する。その決定は、フリップフロップ２０によっ
てクロックされ、そのクロックされた決定Ｄは、前に説
明されたようにライン３４（ａ）上に供給される。先の
動作はまた、図６のタイミングダイアグラムから明らか
である。

【００３０】外部コントロ−ラ６８は、デ−タライン７
２、７３と、マルチプレクサ３６の第二入力Ｙ０ないし
Ｙｎに接続されたアドレスライン３７とを通ってＲＡＭ
１とＲＡＭ２に新しいデ−タを挿入するために利用され
る。その新しいデ−タは、運転開始又は動作の間に必要
とされるような、調整しきい値を表わしている。読み込
み／書き込みコントロ−ルライン７０とデ−タ入力ライ
ン７２、７３は、外部コントロ−ラからＲＡＭ２６、２
８に接続されている。マルチプレクサ３６の各出力Ｚｏ
ないしＺｎは、アドレスライン３１（ａ）ないし３１ｎ
を通ってＲＡＭ２６、２８の両方をアドレスするために
接続されている。

【００３１】さて、パイプライン化されたデジタルフィ
−ドバックデコ−ダ−の好ましい実施例の動作が、図３
の回路図と図６のタイミング図を参照して説明される。 比較を容易にするために、回路図における様々な位置に
示されている様々な信号の各文字記号は、タイミング図
のそれらに対応している。

【００３２】ライン５１に受信されたクロック信号ＣＬ
Ｋは、以下の記述から明らかなように、図３に示される
様々な回路要素の動作を同期させるために利用される。 従って、Ａ／Ｄ変換器１２は、図６の波形Ａによって示
されるように、クロックと同期して、ライン１４のデジ
タルサンプル値Ａｋを出力する。Ａ／Ｄ変換器の動作遅
延のために、それぞれのクロックサイクルの始点とライ
ン１４の信号Ａの発生との間にはわずかな遅延がある。 比較を容易にするために、前に説明された表２の各振幅
値Ａｋは、図６に示された波形Ａにも示されている。

【００３３】図３と図６から明らかなように、時間Ｔｋ
でのそれぞれの特定ポイントで、振幅比較器１６は、ラ
イン１４に受信された特定デジタルサンプル値Ａｋとラ
イン２７の特定調整しきい値Ｂｋとの比較を提供する。 その比較の結果に依存して、サンプルＡｋがライン１４
に受信された同じクロックサイクルの間に、振幅比較器
はＨ（高い）あるいはＬ（低い）決定Ｓｋを出力する。 従って、例えば、クロックＴ５でデジタルサンプル値Ａ
ｋが、Ａ５＝−４であり、その値が、調整しきい値Ｂ５
＝＋１と比較されることは、図６から明らかである。Ａ
５＋Ｂ５＝−３の代数的和はゼロより小さく、従って、
Ｓ５＝−１は、論理Ｌパルスである。次のクロックＴ６
では、ライン１８の値Ｓ５が、フリップフロップ２０に
よってクロックされ、論理Ｌパルスに対応する次のクロ
ックされた決定Ｄ５＋＝−１としてそれから出力される
。

【００３４】比較器１６によって得られたそれぞれのそ
の後の決定は、直列フリップフロップ２０によってクロ
ックされ、クロックされた決定は、それからライン３４
（ａ）に次の決定Ｄとして出力される。決定Ｄは、さら
にそれぞれの一つのクロックサイクルにより、シフトレ
ジスタ３２の連続的な段階４１、４３によって遅延され
る。このようにして、遅延された前の決定は、ライン３
４（ａ）から３４ｃを通って、マルチプレクサ３６のそ
れぞれの第一入力Ｘ０からＸ２に供給される。これらの
前決定ＤないしＦは、ライン３１（ａ）ないし３１ｃを
通って決定Ｇ、Ｈ又はＩとして同時にＲＡＭ２６、２８
の両方に、マルチプレクサ３６によって供給される。図
６から明らかなように、マルチプレクサ３６によって得
られたわずかな伝搬遅延は、信号ＤないしＦに関して、
信号ＧないしＩの遅延を生じさせる。図３と図６を参照
すると、例えばクロックサイクルＴ５の間において、Ｒ
ＡＭ２６、２８の両方は、わずかな遅延パルスＤ４、Ｅ
３とＦ２をそれぞれ対応するＨパルスＧ４、ＬパルスＨ
３とＨパルスＩ２をライン３１（ａ）ないし３１ｃを通
って受信する。図７、８に示されたフロ−チャ−トを参
照してさらに説明されるように、ＲＡＭ２６、２８の両
方は、前の決定値に対応し、これらの高低パルスを、ラ
イン１４に受信される新しいパルスＡｋと比較するため
のしきい値を調整するために利用している。その値Ａｋ
とのしきい値比較から生じるものであるが、ライン１４
のＡｋ値とライン３４（ａ）のクロックされた決定値Ｄ
ｋとの間に一つのクロック遅延があることが、さらにこ
れらの図から明らかである。従って、前決定Ｄ４、Ｅ３
及びＦ２に加えて、例えばクロックサイクルＴ５の間に
、しきい値調整を決定するために、決定Ｄ４のすぐあと
の次の決定Ｄ５を考慮することが必要である。図６から
明らかなように、決定Ｄ５は、クロックＴ４の間に受信
された振幅値Ａ４とのしきい値比較から生じる。前に説
明されたように、本発明の重要な特徴によると、それぞ
れのＲＡＭ２６、２８は、フロ−チャ−トから明らかな
ように、前決定値Ｄ４、Ｅ３、Ｆ２と次の決定に対応す
る仮定された値Ｄ５とに基づいてしきい値調整をなして
いる。各決定作成ステップの間に、ＲＡＭ２６はＤ５＝
−１と仮定し一方、ＲＡＭ２８はＤ５＝＋１と仮定する
。ＲＡＭ２６によって得られる結果としての調整しきい
値Ｚは、ライン４２でフリップフロップ４６に供給され
、ＲＡＭ２８によって得られた値Ｌは、ライン５０でフ
リップフロップ５２に供給される。それぞれのＲＡＭは
、図６に示されるように動作遅延を有している。この例
では、フロ−チャ−トを参照して説明されるように、ク
ロックサイクルＴ５の間に、ライン４２、５０の調整し
きい値が、Ｚ５＝−１、Ｌ５＝−３である。次のクロッ
クＴ６では、ライン４２、５０のそれぞれの値Ｚ５とＬ
５が、それぞれのフリップフロップ４６、５２によって
クロックされ、結果として、クロック値Ｍ６＝−１、Ｎ
６＝−３は、ライン４８、５６を通ってマルチプレクサ
２４のそれぞれの入力に供給される。従って、クロック
サイクルＴ６の間に、これらの値Ｍ６、Ｎ６が準備完了
状態にあり、ライン３４（ａ）の実際の最も最近の決定
値Ｄ５による選択を待っている。図６から明らかなよう
に、本例では実際の値Ｄ５＝−１は論理Ｌ値であり、従
ってその信号は、ライン４８にＲＡＭ２６によって供給
されるクロック出力信号を選ぶ。この様に、クロックサ
イクルＴ６の間に調整しきい値Ｍ６＝−１が、信号Ｂ６
として加算器に供給される。

【００３５】次の決定がライン３４（ａ）に生じる前に
、第一閉回路Ｌ１からの出力信号Ｍ、Ｎが、閉回路Ｌ２
による使用のために準備されることが、図３と図６を参
照した前の説明から明らかである。次の決定がＲＡＭを
アクセスする必要がなく、代わりに、それがＲＡＭによ
って予め計算された値Ｍ、Ｎから正確なしきい値を選び
、振幅比較器１６にその値を供給するだけなので、決定
を供給するために必要な時間が実質的に短縮される。 本発明の決定フィ−ドバックデコ−ダが、ふたつの大き
な制御、すなわち、それぞれのクロックサイクルの間に
ほぼ同時にしきい値調整としきい値比較を行うので、シ
−ケンシャルな方法でこれらの動作を行なうシステムと
比較した場合、その動作がおよそ２倍の速さで動くこと
は重要な利点である。ＲＡＭがしきい値比較に利用され
ず、そのために、メモリ−空間のための要求がしきい値
調整のために必要とされる要求に限られていることは別
の利点である。

【００３６】さて、図３の実施例のＲＡＭ１によって実
行される第一論理回路２６の動作は、図７に示されるフ
ロ−チャ−トを参照して説明され、ＲＡＭ２によって実
行される第二論理回路２８の動作の説明は、図８のフロ
−チャ−トを参照してなされる。前述されたように、論
理回路２６は、シフトレジスタ３２にストアされた前決
定の所定数に基づいてしきい値調整を供給する。この場
合、形成され、しきい値調整に利用される次の決定は、
値Ｄ＝−１を有すると仮定している。図７のフロ−チャ
−トは、調整しきいを得るために論理回路２６によって
なされるステップの系列を示している。

【００３７】前に説明されたように、表１は、図３（ａ
）、３（ｂ）に示されるような応答を有する特定転送チ
ャネルに対し、正入力パルスＩｋ＝＋１に応答して得ら
れる振幅値Ｃｋを示している。Ｉｋ＝−１に応答して得
られる値Ｃｋは、表１に示されるものに関して反転され
る。従って、入力パルスＩｋ＝＋１から生じるシンボル
間妨害を補う場合には、調整値Ｃｋがしきいに加算され
、入力パルスＩｋ＝−１から生じるシンボル間妨害を補
う場合には、同じ値Ｃｋはしきい値から差し引かれる。

【００３８】図４（ｂ）に示されたチャネル特性及び図
６のタイミングダイアグラムから明らかなように、時間
Ｔ０で転送チャネルに供給された負入力パルスＩｋ＝−
１に応答して、チャネル出力において時間Ｔ１で対応す
る負応答値Ｃ１＝−５を受信するためには、一つのクロ
ックサイクル遅延がある。しかし、チャネルシンボル間
妨害のため、しきい値を調整することによって補われる
他の望ましくない妨害期間Ｃ２ないしＣｎがある。前に
説明したように、論理回路２６、２８は、以下に記述さ
れるフロ−チャ−トから明らかなように、時間ＴＯない
しＴｎにおけるそれぞれのポイントで、対応する実際の
値Ｃ２ないしＣｎをしきい値に加算するかあるいは、し
きい値から引く方法で、しきい値を調整することによっ
て、シンボル間妨害を補っている。

【００３９】さらに図７のフロ−チャ−トを参照すると
、ブロック１００によって示された初期設定後、論理回
路２６は、しきい値ＴＨ＝−Ｃ２をセットする。前に説
明したように、論理回路２６は、しきい値調整のために
得られ、かつ考慮されるべき次の決定がＤ＝−１である
と仮定する。従って、図４（ｂ）から明らかなように、
第一振幅は＋Ｃ２である。ブロック１０１によって示さ
れるように、その値＋Ｃ２は、しきい値から引かれる。 この例では、しきい値の初期値がＴＨ＝０であるため、
調整しきい値は、ＴＨ＝−Ｃ２である。

【００４０】その後、ブロック１０２は、最後になされ
た決定がＧ＝＋１あるいはＧ＝−１であるかどうか決定
する。Ｇ＝＋１の場合では、図４（ａ）から明らかなよ
うに、次の調整値Ｃ３は、しきい値に加算され、それは
ブロック１０３によって示されている。もしＧ＝−１の
場合には、ブロック１０４によって示され、図４（ｂ）
に示されるチャネル特性から明白であるように、前の調
整しきい値から差し引かれる。

【００４１】さらにブロック１０５を参照すると、ブロ
ック１０５は、決定Ｇのすぐ前の決定Ｈが、Ｈ＝＋１あ
るいはＨ＝−１であるかどうかを決定する。ブロック１
０６で示され、図４（ａ）から明らかなように、Ｈ＝＋
１の場合には、調整値Ｃ４は、調整しきい値に加算され
、Ｈ＝−１の場合には、ブロック１０７に示され、図４
（ｂ）から明らかなように、そこから減算される。

【００４２】ブロック１０８は、決定Ｈのすぐ前の決定
Ｉが、Ｉ＝＋１あるいはＩ＝−１であるかどうかを決定
する。ブロック１０９、１１０によってそれぞれ示され
、図４（ａ）と４（ｂ）からも明らかなように、Ｉ＝＋
１の場合には、調整値Ｃ５が前調整しきい値に加算され
、他の場合には、それから減算される。今説明された例
では、Ｃ５＝０が明らかになり、従って、ブロック１０
８から１１０によって示される動作を削除できる。しか
しながら、図４（ａ）、４（ｂ）に示されるチャネル特
性と異なっているチャネル特性に対しては、一般に図７
で示されるより大きな数の調整値を利用して、しきい値
調整を行なうことが必要である。その場合には、図７の
フロ−チャ−トは、前述の説明による別のステップを与
える付加のブロックによって拡張される。

【００４３】図７のフロ−チャ−トから生じるこのよう
な調整しきい値は、出力信号Ｚとしてライン４２に論理
回路２６から供給され、フリップフロップ４６によって
クロックされる。結果としての、ライン４８のクロック
信号Ｍは、前に説明されたようにマルチプレクサ２４に
供給される。

【００４４】図８に示されたフロ−チャ−トを参照する
と、それは、図３の回路によって与えられるべき次の決
定がＤ＝＋１であることを仮定している第二論理回路２
８の動作を示している。図４（ａ）の転送チャネル特性
から明らかなように、この場合の第一しきい値補正値は
、Ｃ２＝−１である。ブロック１２１によって示される
ように、結果的にその値Ｃ２は、初めゼロであるしきい
値に加算される。その後、最後に得られた決定Ｇの値は
、ブロック１２２によって決定される。

【００４５】ブロック１２２から始めると、図７と図８
に示されるフロ−チャ−トの動作は同一であることが比
較から明らかである。すなわち、図７のフロ−チャ−ト
のブロック１０２から１１１によって示されているよう
に、第一論理回路２６の上記動作は、図８に示されたフ
ロ−チャ−トのブロック１２２から１３１によって示さ
れた第二論理回路の動作と同一である。従って、図７に
おけると同じ回路２８の動作部分は、反復を避けるため
に記述されていない。

【００４６】図７と図８のフロ−チャ−トが、特定のチ
ャネル特性に依存して、しきい値を更に補正値Ｃｋだけ
調整することができるステップをふくむことができるこ
とは、前の記述から明らかである。図７と図８のフロ−
チャ−トによって示された前述動作は、振幅比較器１６
によって与えられるそれぞれの新しい決定のために繰り
返される。

【００４７】本発明が好ましい実施例を参照して説明さ
れたが、種々の変形と改良を、本発明の範囲から逸れな
いで行なうことができる。

【００４８】

【発明の効果】同時に動作している二つのフィ−ドバッ
ク閉回路を使用しているので、本発明の決定フィ−ドバ
ックデコ−ダ−は、決定をなすプロセスに必要な時間を
減少させる。それぞれの閉回路は二つの基本的な動作、
すなわち、しきい値調整と、しきい値比較のうちの一つ
をほぼ同時に行ない、それによって全信号処理遅延をほ
ぼ半分に減少させる。本発明のシステムは、増加された
メモリ−空間を必要としないというさらに重要な技術利
点を有している。両方のしきい値調整回路に必要な全メ
モリ−空間は、より低速の先行技術システムによって使
用されるものとほぼ同じである。

【図面の簡単な説明】

【図１】本発明の原理によるパイプライン化された決定
フィ−ドバックデコ−ダ−の簡略ブロックダイアグラム
である。

【図２】本発明の好ましい実施例による、パイプライン
化されたデジタル決定フィ−ドバックデコ−ダ−の簡略
ブロックダイアグラムである。

【図３】図２のブロックダイアグラムに相当するさらに
詳細に示された回路ダイアグラムである。

【図４】正と負の入力パルスへの、特定転送チャネル応
答の例を示している。

【図５】特定入力パルスシ−ケンスへの、図４の転送チ
ャネル応答の例を示している。

【図６】図３の回路ダイアグラムにおける異なった位置
に生じる様々な信号波形のタイミング図を示している。

【図７】図２と図３の好ましい実施例に利用された論理
回路２６の動作を示しているフロ−チャ−トである。

【図８】図２と図３の好ましい実施例に利用された論理
回路２８の動作を示しているフロ−チャ−トである。

【符号の説明】

１０、１４、１８、２４、２７、３４（ａ）、３８、４
２、４８、５０、５１、５６、７２、７３…ライン、１
２…サンプラ−、１６…振幅比較器、２０、４６、５２
…ディレ−、２４…スイッチ、２６、２８…しきい値調
整回路、３２…記憶装置。

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　チャネルを通って転送されたデ−タに
   対応するシ−ケンス信号サンプルを受信するための第一
   入力と、しきい値とそれぞれのサンプル値を比較するた
   めに調整可能なしきい値を受信するための第二入力とを
   有している振幅比較を提供するための手段であって、前
   記サンプル値が前記しきい値を越える場合には第一信号
   値を、前記サンプル値が前記しきい値以下である場合に
   は第二信号値をそれぞれのデ−タビットの値が有してい
   ると決める決定を提供する振幅比較を提供するための手
   段と、振幅比較を提供するための前記手段によって提示
   される、所定数の決定をストアするための手段と、第一
   と第二しきい値調整回路であって、それぞれがストアさ
   れた前記所定数の決定を受け、それに応答してそれぞれ
   の調整しきい値を発生し、前記第一しきい値調整回路が
   、前記ストアされた決定に従って、シ−ケンスに次の決
   定に指示される第一所定信号値に基づいて前記調整しき
   い値を発生し、前記第二しきい値調整回路が、前記スト
   アされた決定に従って、シ−ケンスに前記次の決定に指
   示される第二所定信号に基づいて前記調整しきい値を発
   生する第一と第二のしきい値調整回路と、選択入力を有
   し、前記振幅比較を提供するための手段から前記次の決
   定の実際の値を受け、それに応答して、前記振幅比較を
   提供する手段の前記第二入力に、前記次の決定の前記実
   際の値に基づいている前記調整しきい値の一つを提供す
   るスイッチ手段と、を含むことを特徴とするチャネルを
   通って転送されたデジタルデ−タストリ−ムのビット値
   を決める決定を提供するデコ−ダ。
2. 【請求項２】　　前記受信された信号サンプルはデジタ
   ル値を有し、前記振幅比較を提供する手段によって提供
   されるそれぞれの前記決定は、前記デジタルサンプル値
   が前記しきい値を越える場合に、第一論理レベルに等し
   く、前記デジタルサンプル値が前記しきい値以下の場合
   には第二論理レベルに等しく、前記第一と第二しきい値
   調整回路がそれぞれの論理回路であり、前記第一論理回
   路は、前記ストアされた決定に従って、シ−ケンスに次
   の決定に指示される第一論理レベルに基づいて前記調整
   しきい値を発生し、前記第二論理回路は、前記ストアさ
   れた決定に従って、シ−ケンスに次の決定に指示される
   第二論理レベルに基づいて前記調整しきい値を発生する
   ことを特徴とする請求項１に記載のデコ−ダ。
3. 【請求項３】　　前記チャネルを通って転送されたデ−
   タのデ−タビットに対応するシ−ケンスデジタル値を受
   信するための第一入力と、前記しきい値とそれぞれの前
   記デジタル値を比較するために調整可能なしきい値を受
   信するための第二入力とを有している振幅比較を提供す
   るための手段であって、前記デジタル値が前記しきい値
   を越えている場合には第一論理レベルを、前記デジタル
   値が前記しきい値以下である場合には第二論理レベルを
   それぞれの前記デ−タビット値が有していると決める決
   定を提供する振幅比較を提供するための手段と、振幅比
   較を提供するための前記手段によって提供される所定数
   の決定をストアするための手段と、第一と第二論理回路
   であって、それぞれがストアされた前記所定数の決定を
   受け、それに応答してそれぞれの調整しきい値を発生し
   、前記第一論理回路は、前記ストアされた決定に従って
   、シ−ケンスに次の決定に指示される第一論理レベルに
   基づいて前記調整しきい値を発生し、前記第二論理回路
   は、前記ストアされた決定に従って、シ−ケンスに前記
   次の決定に指示される第二論理レベルに基づいて前記調
   整しきい値を発生する第一と第二の論理回路と、選択入
   力を有し、前記振幅比較を提供する手段から前記次の決
   定の実際の値を受け、それに応答して、前記振幅比較を
   提供する手段の前記第二入力に、前記次の決定の前記実
   際の値に基づいている前記調整しきい値の一つを供給す
   るスイッチ手段と、を含むことを特徴とするチャネルを
   通って転送されたデジタルデ−タストリ−ムのビット値
   を決める決定を提供するデコ−ダ。
4. 【請求項４】　　ストアするための前記手段が、一つの
   クロックサイクル期間前記決定を遅延するための直列に
   接続された所定数の記憶要素を有しているシフトレジス
   タであり、それぞれの記憶要素は、それから前記遅延さ
   れた決定を供給するための出力を有しており、第一の前
   記直列接続された記憶要素の前記出力は、前記スイッチ
   手段の前記選択入力に結合され、記憶要素の前記出力は
   前記第一と第二論理回路にそれぞれ結合されることを特
   徴とする請求項３に記載のデコ−ダ。
5. 【請求項５】　　振幅比較を提供するための前記手段は
   、第一入力に受信されたデジタル値と、第二入力に受信
   された調整しきい値の和を提供するための加算手段を有
   し、前記決定は、前記和がゼロより大きい場合、前記第
   一論理レベルに等しく、前記和がゼロ以下の場合、前記
   第二論理レベルに等しいことを特徴とする請求項３に記
   載のデコ−ダ。
6. 【請求項６】　　前記第一と第二論理手段がランダムア
   クセスメモリ手段を含むことを特徴とする請求項３に記
   載のデコ−ダ。
7. 【請求項７】　　所定クロック周波数で転送されたデ−
   タストリ−ムのデ−タビットに対応するシ−ケンスなデ
   ジタルサンプル値を受信するための第一入力と、調整可
   能なしきい値を受信するための第二入力とを有している
   振幅比較を提供するための手段であって、各前記デジタ
   ル値を前記しきい値と比較し、前記デジタル値が前記し
   きい値を越えている場合には第一論理レベルを、前記デ
   ジタル値が前記しきい値以下の場合には第二論理レベル
   を、それぞれの前記デ−タビット値が有すると決める決
   定を提供する振幅比較を提供するための手段と、振幅比
   較を提供するための前記手段によって提供される連続的
   な所定数の決定をストアするためのシフトレジスタ手段
   であって、一つのクロックサイクル期間に前記連続的な
   決定を遅延するための所定数の直列接続された記憶要素
   を有するシフトレジスタ手段と、第一と第二論理回路で
   あって、それぞれがストアされた所定数の決定を受け、
   それに応答してそれぞれの調整しきい値を同時に発生し
   、前記第一論理回路は、前記ストアされた決定に従って
   、シ−ケンスに次の決定に指示される第一論理レベルに
   基づいて前記調整しきい値を発生し、前記第二論理回路
   は、前記ストアされた決定に従って、シ−ケンスに前記
   次の決定に指示される第二論理レベルに基づいて前記調
   整しきい値を発生する第一と第二の論理回路と、選択入
   力を有し、前記振幅比較を提供する手段から前記次の決
   定の実際の値を受け、それに応答して、前記振幅比較を
   提供する手段の前記第二入力に、前記次の決定の前記実
   際の値に基づいた前記調整しきい値の一つを供給するス
   イッチ手段とを含み、前記シフトレジスタ手段のそれぞ
   れの前記記憶要素が遅延された決定を供給するための出
   力を有し、記憶要素に接続された第一の前記シリ−ズの
   出力は、前記スイッチ手段の前記選択入力に結合され、
   すべての記憶要素の前記出力は、前記第一と第二論理回
   路にそれぞれ結合されることを特徴とするチャネルを通
   って転送されたデジタルデ−タストリ−ムのビット値を
   決める決定を提供するデコ−ダ。
8. 【請求項８】　　チャネルを通って転送されたデジタル
   デ−タストリ−ムのビット値を決める決定を提供する方
   法において、チャネルを通って転送された前記デ−タに
   対応する信号サンプルを振幅比較を提供するための手段
   にシ−ケンスに供給するステップと、前記手段によって
   しきい値とそれぞれのサンプル値を比較し、前記サンプ
   ル値が前記しきい値を越えている場合には第一所定信号
   値を、前記サンプル値が前記しきい値以下の場合には第
   二所定信号値を、前記デ−タストリ−ムのそれぞれのビ
   ット値が有すると決める決定を提供するステップと、所
   定数の連続的な決定をストアするステップと、第一と第
   二しきい値調整回路に前記所定数のストアされた決定を
   供給するステップと、前記それぞれの第一と第二しきい
   値調整回路による前記しきい値を調整するステップと、
   前記ストアされた決定に従って、シ−ケンスに前記次の
   決定が前記第一信号値を有することを前記第一しきい値
   調整回路によって仮定し、シ−ケンスに前記次の決定が
   前記第二信号値を有することを前記第二しきい値調整回
   路によって仮定しながら、前記しきい値を前記第一と第
   二しきい値調整回路によって調整するステップと、前記
   次の決定の実際の値に基づいている前記比較ステップに
   対して前記調整しきい値の一つを選ぶステップとを具備
   することを特徴とする方法。
9. 【請求項９】　　チャネルを通って転送されたデジタル
   デ−タストリ−ムのビット値を決める決定を提供する方
   法において、前記デ−タビットに対応しているデジタル
   サンプル値を、振幅比較を提供するための手段にシ−ケ
   ンスに供給するステップと、しきい値にそれぞれの前記
   デジタル値を前記手段によって比較し、前記デジタル値
   が前記しきい値を越えている場合には第一論理レベルを
   、前記デジタル値が前記しきい値以下の場合には第二論
   理レベルを、前記デ−タストリ−ムのそれぞれのビット
   値として決める決定を提供するステップと、所定数の連
   続的な決定をストアするステップと、第一と第二しきい
   値調整回路に前記所定数のストアされた決定を供給する
   ステップと、前記ストアされた決定に従って、シ−ケン
   スに次の決定に前記第一論理レベルに等しい値を前記第
   一論理回路によってあてがい、前記次の決定に前記第二
   論理レベルに等しい値を前記第二論理回路によってあて
   がいながら、前記しきい値を第一と第二論理回路によっ
   て調節するステップと、前記次の決定の実際の値に基づ
   いている前記比較ステップに対して前記調整しきい値の
   一つを選ぶステップとを具備することを特徴とする方法
   。