CN105810700A - 晶片封装体及其制作方法 - Google Patents

晶片封装体及其制作方法 Download PDF

Info

Publication number
CN105810700A
CN105810700A CN201610027128.6A CN201610027128A CN105810700A CN 105810700 A CN105810700 A CN 105810700A CN 201610027128 A CN201610027128 A CN 201610027128A CN 105810700 A CN105810700 A CN 105810700A
Authority
CN
China
Prior art keywords
wafer
vacancy section
encapsulation body
groove
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610027128.6A
Other languages
English (en)
Other versions
CN105810700B (zh
Inventor
刘沧宇
郑家明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN105810700A publication Critical patent/CN105810700A/zh
Application granted granted Critical
Publication of CN105810700B publication Critical patent/CN105810700B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种晶片封装体及其制作方法，该晶片封装体的制作方法包含下列步骤：接合透光基板于晶圆的第一表面上，使位于透光基板与晶圆之间的间隔元件覆盖晶圆的焊垫；蚀刻晶圆相对第一表面的第二表面，使晶圆同步形成选择性连通的镂空区与沟槽；以及蚀刻焊垫上的第一绝缘层，使焊垫从镂空区裸露。本发明可提升晶片封装体的强度与可靠度，且不易漏电。

Description

晶片封装体及其制作方法
技术领域
本发明有关一种晶片封装体及一种晶片封装体的制作方法。
背景技术
已知在制作影像感测器的晶片封装体时，会以透光片设置于半导体晶圆(wafer)的表面，并通过间隔元件(dam)使透光片与晶圆相隔一间距。
接着，可通过蚀刻制程于晶圆形成硅穿孔(ThroughSiliconVia；TSV)，并在晶圆上形成导电层，使导电层可连接硅穿孔中的焊垫。之后，利用刀具纵向切割晶圆与透光片，以形成多个影像感测器。
然而，已知的晶圆与透光片由刀具切割，晶圆需预留被刀具切割的区域。如此一来，刀具切割晶圆与透光片后，晶圆被切割的边缘与硅穿孔间的距离大，会导致晶片封装体的封装体积难以缩小，且硅穿孔的型式会受到限制。此外，通过刀具切割晶圆易造成晶片封装体的强度与可靠度降低，容易漏电。
发明内容
本发明的一技术态样为一种晶片封装体。
根据本发明一实施方式，一种晶片封装体包含透光基板、晶片与间隔元件。晶片具有焊垫、镂空区、沟槽及相对的第一表面与第二表面。焊垫位于第一表面且从镂空区裸露。镂空区位于沟槽的一侧，且镂空区选择性地连通于沟槽。间隔元件位于透光基板与晶片的第一表面之间，且间隔元件覆盖镂空区与沟槽。
在本发明一实施方式中，上述当镂空区未连通沟槽时，晶片具有围绕镂空区的至少一侧壁。
在本发明一实施方式中，上述侧壁的俯视形状包含方形、长条形、圆形、椭圆形或上述的组合。
在本发明一实施方式中，上述侧壁的高度小于或等于第一表面与第二表面之间的距离。
在本发明一实施方式中，上述当镂空区连通沟槽时，晶片具有朝向镂空区的至少一侧壁。侧壁的俯视形状包含U型、半圆形、半椭圆形或上述的组合，且镂空区具有朝向沟槽的开口。
在本发明一实施方式中，上述晶片封装体还包含绝缘层。绝缘层位于晶片的第二表面上及晶片朝向镂空区的侧壁上。
在本发明一实施方式中，上述晶片封装体还包含重布线层。重布线层位于绝缘层上，且重布线层电性连接焊垫。
在本发明一实施方式中，上述晶片封装体还包含保护层。保护层位于重布线层上，且位于镂空区与沟槽中。
在本发明一实施方式中，上述保护层具有开口，且重布线层从开口裸露。晶片封装体还包含导电凸部。导电凸部位于开口中的重布线层上。
本发明的另一技术态样为一种晶片封装体的制作方法。
根据本发明一实施方式，一种晶片封装体的制作方法包含下列步骤：(a)接合透光基板于晶圆的第一表面上，使位于透光基板与晶圆之间的间隔元件覆盖晶圆的焊垫；(b)蚀刻晶圆相对第一表面的第二表面，使晶圆同步形成选择性连通的镂空区与沟槽；(c)蚀刻焊垫上的第一绝缘层，使焊垫从镂空区裸露。
在本发明一实施方式中，上述当镂空区未连通沟槽时，步骤(b)包含于晶圆形成围绕镂空区的至少一侧壁，且侧壁的俯视形状包含方形、长条形、圆形、椭圆形或上述的组合。
在本发明一实施方式中，上述步骤(b)包含形成高度小于或等于第一表面与第二表面之间的距离的侧壁。
在本发明一实施方式中，上述当镂空区连通沟槽时，步骤(b)包含于晶圆形成朝向镂空区的至少一侧壁，侧壁的俯视形状包含U型、半圆形、半椭圆形或上述的组合，且镂空区具有朝向沟槽的开口。
在本发明一实施方式中，上述晶片封装体的制作方法还包含形成第二绝缘层于晶圆的第二表面上及晶圆朝向镂空区的侧壁上。
在本发明一实施方式中，上述晶片封装体的制作方法还包含形成重布线层于第二绝缘层与焊垫上。
在本发明一实施方式中，上述晶片封装体的制作方法还包含形成保护层于重布线层上及镂空区与沟槽中。
在本发明一实施方式中，上述晶片封装体的制作方法还包含在保护层形成开口；以及形成导电凸部于开口中的重布线层上。
在本发明一实施方式中，上述晶片封装体的制作方法还包含沿沟槽纵向切割保护层、间隔元件与透光基板，以形成多个晶片封装体。
在本发明上述实施方式中，晶圆的镂空区与沟槽以蚀刻的方式同步形成，因此镂空区与沟槽可通过制程控制而选择性连通。如此一来，镂空区与沟槽间的距离得以缩小，且镂空区可通过蚀刻制程而具有多种型式的变化。此外，因晶圆不经刀具切割，因此可提升晶片封装体的强度与可靠度，且不易漏电。
附图说明
图1绘示根据本发明一实施方式的晶片封装体的制作方法的流程图。
图2绘示根据本发明一实施方式的透光基板与晶圆接合后的剖面图。
图3绘示图2的晶圆形成连通的镂空区与沟槽后的剖面图。
图4绘示图3的焊垫上的第一绝缘层蚀刻后的剖面图。
图5绘示图4从晶圆的第二表面看的立体图。
图6绘示图4的另一实施方式。
图7绘示图6从晶圆的第二表面看的立体图。
图8绘示图4的晶圆上形成第二绝缘层后的剖面图。
图9绘示图8的第二绝缘层与焊垫上形成重布线层及保护层后的剖面图。
图10绘示图9的重布线层上形成导电凸部后的剖面图。
图11A～11C绘示图5的半导体结构的其他实施方式。
图12A～12D绘示图7的半导体结构的其他实施方式。
其中，附图中符号的简单说明如下：
100：半导体结构100a～100i：半导体结构
102a：晶片封装体110：透光基板
120：晶圆(晶片)121：镂空区
122：第一表面123：沟槽
124：第二表面125：开口
126：焊垫127：侧壁
130：间隔元件140：第一绝缘层
150：第二绝缘层160：重布线层
162：金属层164：金属层
170：保护层172：开口
180：导电凸部H1：高度
H2：距离H3：高度
L：虚线W1～W4：宽度
S1～S3：步骤。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
图1绘示根据本发明一实施方式的晶片封装体的制作方法的流程图。首先在步骤S1中，接合透光基板于晶圆的第一表面上，使位于透光基板与晶圆之间的间隔元件覆盖晶圆的焊垫。接着在步骤S2中，蚀刻晶圆相对第一表面的第二表面，使晶圆同步形成选择性连通的镂空区与沟槽。之后在步骤S3中，蚀刻焊垫上的第一绝缘层，使焊垫从镂空区裸露。
在以下叙述中，将叙述上述晶片封装体的制造方法的各步骤。
图2绘示根据本发明一实施方式的透光基板110与晶圆120接合后的剖面图。首先，可将透光基板110接合于晶圆120的第一表面122上，使位于透光基板110与晶圆120之间的间隔元件130覆盖晶圆120的焊垫126。在透光基板110与晶圆120接合前，间隔元件130可设置于透光基板110或晶圆120上，依设计者需求而定。在本实施方式中，晶圆120的材质可以包含硅，例如尚未经切割制程的硅晶圆(siliconwafer)，可用来制作影像感测晶片。焊垫126的材质可以包含铝。透光基板110的材质可以包含玻璃、塑胶或压克力。然而，上述材料并不用以限制本发明。
图3绘示图2的晶圆120形成连通的镂空区121与沟槽123后的剖面图。同时参阅图2与图3，待透光基板110与晶圆120接合后，可蚀刻晶圆120相对第一表面122的第二表面124，使晶圆120同步形成选择性连通的镂空区121与沟槽123。其中，晶圆120的镂空区121意指用来裸露焊垫126的区域，例如图3焊垫126正下方的区域；晶圆120的沟槽123意指在后续切割制程中，可供刀具切割间隔元件130与透光基板110的区域。在本实施方式中，镂空区121与沟槽123是连通的，但在其他实施方式中，镂空区121与沟槽123也可以是不连通的、隔开的，如图6所示。
图4绘示图3的焊垫126上的第一绝缘层140蚀刻后的剖面图。同时参阅图3与图4，待晶圆120形成连通的镂空区121与沟槽123后，可蚀刻焊垫126上的第一绝缘层140，使焊垫126从镂空区121裸露。如此一来，便可得到半导体结构100a。半导体结构100a包含透光基板110、晶圆120与间隔元件130。晶圆120具有焊垫126、镂空区121、沟槽123及相对的第一表面122与第二表面124。焊垫126位于第一表面122且从镂空区121裸露。镂空区121位于沟槽123的一侧，且镂空区121选择性地连通于沟槽123。间隔元件130位于透光基板110与晶圆120的第一表面122之间，且间隔元件130覆盖镂空区121与沟槽123。
图5绘示图4从晶圆120的第二表面124看的立体图。同时参阅图4与图5，当蚀刻晶圆120而形成连通的镂空区121与沟槽123时，可于晶圆120形成朝向镂空区121的至少一侧壁127。侧壁127的俯视形状可以包含U型、半圆形、半椭圆形或上述的组合。在本实施方式中，侧壁127的俯视形状为U型。镂空区121具有朝向沟槽123的开口125，使焊垫126的位置较为接近沟槽123，可提升半导体结构100a的微小化设计。
由于晶圆120的镂空区121与沟槽123以蚀刻的方式同步形成，因此镂空区121与沟槽123可通过制程控制而选择性连通。如此一来，镂空区121与沟槽123间的距离得以缩小，且镂空区121可通过蚀刻制程而具有多种型式的变化。此外，因镂空区121与沟槽123间的距离缩小，位于镂空区121与沟槽123外的晶圆120线路设计的空间得以变大，使线路安排更具弹性。
图6绘示图4的另一实施方式。图7绘示图6从晶圆120的第二表面124看的立体图。同时参阅图6与图7，半导体结构100b包含透光基板110、晶圆120与间隔元件130。与图4、图5实施方式不同的地方在于：镂空区121不连通于沟槽123。当蚀刻晶圆120而形成不连通的镂空区121与沟槽123时，会于晶圆120形成围绕镂空区121的至少一侧壁127，且侧壁127的俯视形状可以包含方形、长条形、圆形、椭圆形或上述的组合。在本实施方式中，侧壁127的俯视形状为方形，且侧壁127的高度H1大致等于第一表面122与第二表面124之间的距离H2。
由于图4与图6的后续制程雷同，因此在以下叙述中仅以图4的半导体结构100a作说明。
图8绘示图4的晶圆120上形成第二绝缘层150后的剖面图。同时参阅图4与图8，待焊垫126从镂空区121裸露后，可形成第二绝缘层150于晶圆120的第二表面124上及晶圆120朝向镂空区121的侧壁127上。
图9绘示图8的第二绝缘层150与焊垫126上形成重布线层160及保护层170后的剖面图。同时参阅图8与图9，待第二绝缘层150形成于晶圆120上后，可形成重布线层160于第二绝缘层150与焊垫126上，使重布线层160电性连接焊垫126。重布线层160可包含金属层162、164。其中，金属层162为铝时，金属层164可以为金。又或者，金属层162为钛时，金属层164可以为铜，钛可由溅镀(sputter)的方式形成，铜可由电镀(plating)的方式形成。待重布线层160形成于第二绝缘层150与焊垫126上后，可形成保护层170于重布线层160上及镂空区121与沟槽123中，并将保护层170图案化而形成开口172，使重布线层160从开口172裸露。
图10绘示图9的重布线层160上形成导电凸部180后的剖面图。同时参阅图9与图10，待保护层170形成开口172后，可形成导电凸部180于开口172中的重布线层160上，使导电凸部180可通过重布线层160而与焊垫126电性连接。导电凸部180可以为锡球，其形状与材质并不用以限制本发明。
待导电凸部180形成于重布线层160上后，可沿沟槽123(例如沿虚线L)纵向切割保护层170、间隔元件130与透光基板110，使图9的半导体结构100a被分割而形成多个晶片封装体102a。晶片封装体102a可以为影像感测晶片，例如CMOS元件，但并不用以限制本发明。由于半导体结构100a的晶圆120不经刀具切割，因此可提升晶片封装体102a的强度与可靠度，且不易漏电。
由于晶片封装体102a为半导体结构100a切割后的一部分，因此晶片封装体102a具有与半导体结构100a相同的结构。晶片封装体102a包含透光基板110、晶片120与间隔元件130。晶片120意指图9的晶圆120分离后的其中一片。晶片120具有焊垫126、镂空区121、沟槽123及相对的第一表面122与第二表面124。焊垫126位于第一表面122且从镂空区121裸露。镂空区121位于沟槽123的一侧，且镂空区121选择性地连通于沟槽123。间隔元件130位于透光基板110与晶片120的第一表面122之间，且间隔元件130覆盖镂空区121与沟槽123。在本实施方式中，镂空区121与沟槽123是连通的。
此外，第二绝缘层150、重布线层160、保护层170与导电凸部180亦可形成于图6的半导体结构100b。也就是说，在图9的结构中，可将图4的半导体结构100a用图6的半导体结构100b替换。当沿沟槽123纵向切割间隔元件130与透光基板110后，便可得到另一实施方式的晶片封装体，且此晶片封装体的镂空区121与沟槽123是不连通的。
应了解到，已叙述过的元件连接关系与材料将不再重复赘述。在以下叙述中，将叙述其他型式的半导体结构。由于半导体结构沿沟槽切割后可形成多个晶片封装体，因此图5、图7、图11A～11C与图12A～12D的半导体结构可视为至少两个相连接的晶片封装体。也就是说，每一晶片封装体具有与半导体结构相同的结构特征，且每一晶片封装体的晶片也会具有与半导体结构的晶圆相同的结构特征，合先叙明。
图11A～11C绘示图5的半导体结构100a的其他实施方式。图11A的半导体结构100c与图5的半导体结构100a不同的地方在于：图11A的晶圆120朝向镂空区121的侧壁127的俯视形状为半圆形。
图11B的半导体结构100d与图5的半导体结构100a不同的地方在于：图11B相邻两镂空区121之间的侧壁127宽度W1小于图5相邻两镂空区121之间的侧壁127宽度W2。因此图11B相邻两焊垫126较为接近，可提升线路的密度。
图11C的半导体结构100e与图5的半导体结构100a不同的地方在于：图11C的晶圆120朝向镂空区121的侧壁127的俯视形状包含半圆形与半椭圆形。在本实施方式中，沟槽123右侧的侧壁127可隔开不同信号的焊垫126。
图12A～12D绘示图7的半导体结构100b的其他实施方式。图12A的半导体结构100f与图7的半导体结构100b不同的地方在于：图12A晶圆120的侧壁127的高度H3小于图7晶圆120的侧壁127的高度H1(即图6第一表面122与第二表面124之间的距离H2)。此外，图12A镂空区121与沟槽123之间的侧壁127宽度小于图7镂空区121与沟槽123之间的侧壁127宽度W3，使得图12A的焊垫126较为接近沟槽123，可增加晶圆120线路设计的空间。
图12B的半导体结构100g与图7的半导体结构100b不同的地方在于：图12B的晶圆120朝向镂空区121的侧壁127的俯视形状为圆形。
图12C的半导体结构100h与图7的半导体结构100b不同的地方在于：图12C相邻两镂空区121之间的侧壁127宽度小于图7相邻两镂空区121之间的侧壁127宽度W4。因此图12C相邻两焊垫126较为接近，可提升线路的密度。
图12D的半导体结构100i与图7的半导体结构100b不同的地方在于：图12D的晶圆120朝向镂空区121的侧壁127的俯视形状包含圆形与椭圆形。在本实施方式中，沟槽123右侧的侧壁127可隔开不同信号的焊垫126。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (18)

1.一种晶片封装体，其特征在于，包含：
一透光基板；
一晶片，具有一焊垫、一镂空区、一沟槽及相对的一第一表面与一第二表面，其中该焊垫位于该第一表面且从该镂空区裸露，该镂空区位于该沟槽的一侧，该镂空区选择性地连通于该沟槽；以及
一间隔元件，位于该透光基板与该晶片的该第一表面之间，且该间隔元件覆盖该镂空区与该沟槽。
2.根据权利要求1所述的晶片封装体，其特征在于，当该镂空区未连通该沟槽时，该晶片具有围绕该镂空区的至少一侧壁。
3.根据权利要求2所述的晶片封装体，其特征在于，该侧壁的俯视形状包含方形、长条形、圆形、椭圆形或上述的组合。
4.根据权利要求2所述的晶片封装体，其特征在于，该侧壁的高度小于或等于该第一表面与该第二表面之间的距离。
5.根据权利要求1所述的晶片封装体，其特征在于，当该镂空区连通该沟槽时，该晶片具有朝向该镂空区的至少一侧壁，该侧壁的俯视形状包含U型、半圆形、半椭圆形或上述的组合，且该镂空区具有朝向该沟槽的一开口。
6.根据权利要求1所述的晶片封装体，其特征在于，还包含：
一绝缘层，位于该晶片的该第二表面上及该晶片朝向该镂空区的一侧壁上。
7.根据权利要求6所述的晶片封装体，其特征在于，还包含：
一重布线层，位于该绝缘层上，且该重布线层电性连接该焊垫。
8.根据权利要求7所述的晶片封装体，其特征在于，还包含：
一保护层，位于该重布线层上，且位于该镂空区与该沟槽中。
9.根据权利要求8所述的晶片封装体，其特征在于，该保护层具有一开口，且该重布线层从该开口裸露，该晶片封装体还包含：
一导电凸部，位于该开口中的该重布线层上。
10.一种晶片封装体的制作方法，其特征在于，包含：
(a)接合一透光基板于一晶圆的一第一表面上，使位于该透光基板与该晶圆之间的一间隔元件覆盖该晶圆的一焊垫；
(b)蚀刻该晶圆相对该第一表面的一第二表面，使该晶圆同步形成选择性连通的一镂空区与一沟槽；以及
(c)蚀刻该焊垫上的一第一绝缘层，使该焊垫从该镂空区裸露。
11.根据权利要求10所述的晶片封装体的制作方法，其特征在于，当该镂空区未连通该沟槽时，该步骤(b)包含：
于该晶圆形成围绕该镂空区的至少一侧壁，且该侧壁的俯视形状包含方形、长条形、圆形、椭圆形或上述的组合。
12.根据权利要求11所述的晶片封装体的制作方法，其特征在于，该步骤(b)包含：
形成高度小于或等于该第一表面与该第二表面之间的距离的该侧壁。
13.根据权利要求10所述的晶片封装体的制作方法，其特征在于，当该镂空区连通该沟槽时，该步骤(b)包含：
于该晶圆形成朝向该镂空区的至少一侧壁，该侧壁的俯视形状包含U型、半圆形、半椭圆形或上述的组合，且该镂空区具有朝向该沟槽的一开口。
14.根据权利要求10所述的晶片封装体的制作方法，其特征在于，还包含：
形成一第二绝缘层于该晶圆的该第二表面上及该晶圆朝向该镂空区的一侧壁上。
15.根据权利要求14所述的晶片封装体的制作方法，其特征在于，还包含：
形成一重布线层于该第二绝缘层与该焊垫上。
16.根据权利要求15所述的晶片封装体的制作方法，其特征在于，还包含：
形成一保护层于该重布线层上及该镂空区与该沟槽中。
17.根据权利要求16所述的晶片封装体的制作方法，其特征在于，还包含：
在该保护层形成一开口；以及
形成一导电凸部于该开口中的该重布线层上。
18.根据权利要求16所述的晶片封装体的制作方法，其特征在于，还包含：
沿该沟槽纵向切割该保护层、该间隔元件与该透光基板，以形成多个该晶片封装体。
CN201610027128.6A 2015-01-21 2016-01-15 晶片封装体及其制作方法 Active CN105810700B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562106051P 2015-01-21 2015-01-21
US62/106,051 2015-01-21

Publications (2)

Publication Number Publication Date
CN105810700A true CN105810700A (zh) 2016-07-27
CN105810700B CN105810700B (zh) 2019-06-25

Family

ID=56408425

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610027128.6A Active CN105810700B (zh) 2015-01-21 2016-01-15 晶片封装体及其制作方法

Country Status (3)

Country Link
US (1) US10833118B2 (zh)
CN (1) CN105810700B (zh)
TW (1) TWI590431B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221516A (zh) * 2017-05-11 2017-09-29 北京工业大学 一种气密性影像芯片封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103107153A (zh) * 2011-11-15 2013-05-15 精材科技股份有限公司 晶片封装体及其形成方法
CN103545295A (zh) * 2012-07-16 2014-01-29 精材科技股份有限公司 晶片封装体及其形成方法
US20140319670A1 (en) * 2007-08-08 2014-10-30 Xintec Inc. Image sensor package with trench insulator and fabrication method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009140798A1 (zh) * 2008-05-21 2009-11-26 精材科技股份有限公司 电子元件封装体及其制作方法
KR101775428B1 (ko) * 2010-12-28 2017-09-06 삼성전자 주식회사 발광 소자 패키지 및 그 제조 방법
US9362134B2 (en) * 2011-02-10 2016-06-07 Xintec Inc. Chip package and fabrication method thereof
US9634053B2 (en) * 2014-12-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor chip sidewall interconnection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140319670A1 (en) * 2007-08-08 2014-10-30 Xintec Inc. Image sensor package with trench insulator and fabrication method thereof
CN103107153A (zh) * 2011-11-15 2013-05-15 精材科技股份有限公司 晶片封装体及其形成方法
CN103545295A (zh) * 2012-07-16 2014-01-29 精材科技股份有限公司 晶片封装体及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221516A (zh) * 2017-05-11 2017-09-29 北京工业大学 一种气密性影像芯片封装结构及其制作方法
CN107221516B (zh) * 2017-05-11 2019-10-08 北京工业大学 一种气密性影像芯片封装结构及其制作方法

Also Published As

Publication number Publication date
CN105810700B (zh) 2019-06-25
TWI590431B (zh) 2017-07-01
TW201639141A (zh) 2016-11-01
US20160211297A1 (en) 2016-07-21
US10833118B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
US11837595B2 (en) Semiconductor device structure and method for manufacturing the same
TWI505428B (zh) 晶片封裝體及其形成方法
US20220293558A1 (en) Method for forming semiconductor devices using a glass structure attached to a wide band-gap semiconductor wafer
EP2342746B1 (en) Integrated circuit with interrupted seal ring
CN102339795A (zh) 用于制造具有金属化层的半导体器件的方法
US9905465B2 (en) Semiconductor structure and method for forming the same
US9640580B2 (en) Image sensor packages and methods of fabricating the same
CN104900616A (zh) 晶片封装体及其制造方法
CN102738064B (zh) 金属重分布层的制造方法
TWI540616B (zh) 晶圓級晶片陣列及其製造方法
CN205609507U (zh) 表面贴装集成电路芯片和集成电路芯片
CN103928410A (zh) 封装结构及其制作方法
CN105810700A (zh) 晶片封装体及其制作方法
CN111933617B (zh) 切割道结构、半导体基板及其制造方法
CN102891120B (zh) 晶片封装体及其形成方法
US8895409B2 (en) Semiconductor wafer plating bus and method for forming
KR101411734B1 (ko) 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN105097574A (zh) 半导体装置的制造方法以及半导体装置
CN104766847A (zh) 导通孔结构、封装结构以及光感测元件封装
US9209123B2 (en) Semiconductor device and method of manufacturing the same
CN104037144B (zh) 半导体结构及其制造方法
CN106935558A (zh) 晶片封装体及其制造方法
CN103579087B (zh) 一种三维集成电路结构的制作方法和三维集成电路结构
CN103094248B (zh) 金属熔丝结构及其制造方法
CN106356383B (zh) 半导体结构、半导体器件、芯片结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant