CN105745761B - 磁阻效应元件、自旋mosfet和自旋传导元件 - Google Patents

磁阻效应元件、自旋mosfet和自旋传导元件 Download PDF

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Abstract

本发明提供一种磁阻效应元件，其具备：半导体通道层(7)，经由第1隧道层(81A)配置于半导体通道层上的磁化固定层(12A)，经由第2隧道层(81B)配置于半导体通道层上的磁化自由层(12B)，半导体通道层实质上由包含了与第1隧道层的界面的第1区域(7A)、包含了与第2隧道层的界面的第2区域(7B)、第3区域(7C)构成，第1区域和第2区域的杂质浓度为超过1×1019cm‑3的浓度，第3区域的杂质浓度为1×1019cm‑3以下，第1区域和第2区域隔着第3区域而分离，第1区域和第2区域的杂质浓度分别从半导体通道层与第1隧道层的界面以及半导体通道层与第2隧道层的界面单调地在半导体通道层的厚度方向上减少。

Description

磁阻效应元件、自旋MOSFET和自旋传导元件
技术领域
本发明涉及磁阻效应元件、Spin-MOSFET(spin-metallic oxide semiconductorfield effect transistor：自旋金属氧化物半导体场效应晶体管)以及自旋传导元件。
背景技术
通过非磁性层使自旋极化电流流过铁磁性电极之间而产生的磁阻因为其效应大所以被称作为巨大磁阻效应(GMR)，利用了该效应的应用产品有磁头以及传感器等。另外，众所周知替代非磁性层而使用了隧道薄膜的结构被称作为隧道磁阻效应(TMR)，并且能够获得超过GMR的特性。这些元件为由铁磁性电极彼此的自旋的相对角而产生输出的无源元件。在将非磁性层作为半导体的情况下，因为不仅仅有磁阻效应而且有半导体中的放大功能，所以自旋电子学(spintronics)中的有源元件受到关注。在专利文献1,2中有方案提出利用了通过使自旋极化电流流过半导体而产生的磁阻效应的Spin-MOSFET。
在非专利文献1中有方案提出为了使自旋传导于半导体中，所以从电导率不匹配(conductivity mismatch)的问题出发将隧道薄膜插入到铁磁性体与半导体的界面。实际上，仅仅是插入隧道薄膜难以将自旋注入到半导体层并使自旋传导，以解决电导率不匹配的问题的形式插入隧道薄膜会导致电路整体的元件电阻的增加，因而获得大磁阻比变得困难。
不能够获得大磁阻比的理由主要有2个。一个是伴随于在铁磁性体与半导体的界面附近的自旋散射的自旋衰减问题。还有一个是元件电阻的设计问题。
半导体通道层(semiconductor channel layer)的载流子浓度(carrierconcentration)越低，自旋越会容易积蓄于半导体通道层并且容易传导。自旋输送距离是由直至自旋衰减并失去自旋极化为止的平均时间即自旋寿命和自旋扩散传导的扩散系数来决定的。即，自旋传导元件的电阻越高则自旋越容易传导。另一方面，自旋传导元件的电阻越低则自旋越容易被注入，并且能够实现高速化以及省能源化。所以为了实现既保持良好的自旋传导性又实现高速化以及省能源化的自旋传导元件，关于自旋传导元件的电阻特性会产生矛盾。
现有技术文献
专利文献
专利文献1：国际公开WO2004/086625号公报
专利文献2：日本特开2006-32915号公报
专利文献3：日本特开2010-287666号公报
非专利文献
非专利文献1：A.Fert and H.Jaffres,Physical Review B VOLUME 64,184420(2001)
非专利文献2：T.Suzuki,T.Sasaki,T.Oikawa,M.Shiraishi,Y.Suzuki,andKNoguchi,Applied Physics Express 4(2011)023003
发明内容
发明所要解决的技术问题
为了在以解决电导率不匹配的问题的形式插入隧道薄膜的同时降低电路整体的元件电阻，有使接近于半导体层与铁磁性层的界面的半导体层的杂质浓度增大的方法。这就是减少发生于半导体层与铁磁性层的界面的肖特基势垒(Schottky barrier)并且降低界面电阻的方法。这个方法例如被记载于专利文献3。然而，如果使杂质浓度增大的话则自旋传导变得难以进行，并且自旋输出会降低。另外，半导体的结晶性由于杂质的导入而会降低，并且这也会引起自旋输出的降低。再有，如果从半导体层与铁磁性层的界面到半导体通道层侧具有杂质的极大值的话，则从界面到有杂质极大值的地方会形成自旋容易衰减的能级。如果就这样在杂质浓度高的界面附近形成自旋容易衰减的能级的话，则因为当自旋在半导体通道层中移动的过程中自旋会衰减，所以自旋的传导特性会发生恶化并且自旋输出降低。
为了获得高磁阻比，有必要兼备低元件电阻和大的自旋输出，然而就现有的使自旋传导于半导体的元件而言，由于金属与半导体的界面上的肖特基势垒和自旋散射效应，因此难以达到该兼备。
解决技术问题之手段
为了解决上述技术问题，本发明的磁阻效应元件的特征在于：具备：半导体通道层；磁化固定层，通过第1隧道层被配置于所述半导体通道层上；以及磁化自由层，通过第2隧道层被配置于所述半导体通道层上，所述半导体通道层实质上由包含了与所述第1隧道层的界面的第1区域、包含了与所述第2隧道层的界面的第2区域、以及第3区域构成，所述第1区域和所述第2区域的杂质浓度为超过1×1019cm-3的浓度，所述第3区域的杂质浓度为1×1019cm-3以下，所述第1区域和所述第2区域隔着所述第3区域而分离，所述第1区域和所述第2区域的杂质浓度分别从所述半导体通道层与所述第1隧道层的界面以及所述半导体通道层与所述第2隧道层的界面开始在所述半导体通道层的厚度方向上单调地递减。通过形成该结构，从而由杂质浓度高的第1区域和第2区域的存在而能够实现低界面电阻(半导体通道层与第1以及第2隧道层的界面电阻)并且能够实现低元件电阻。再有，在杂质浓度高的第1区域和第2区域不会产生自旋容易衰减的能级，自旋可以传导到杂质浓度低的第3区域，在半导体通道层中的自旋衰减被抑制并且自旋的传导特性的恶化被抑制。由此，能够获得高磁阻比。
在此，所谓“半导体通道层实质上由第1区域、第2区域和第3区域构成”是指，不仅是半导体通道层只由第1区域、第2区域以及第3区域构成的情况，而且还包含在半导体通道层中杂质浓度高于第3区域的部分存在于本质上与自旋传导没有关系的部分的情况。
所谓杂质浓度单调地递减的意思是指，杂质浓度没有增大而是减少或者没有变化。但是，因为在分析杂质浓度的时候包含了测定的噪音，所以即使由于噪音而使杂质浓度局部增大但从前后的趋势来看是减少的情况包含于单调地递减的情况。
再有，本发明的磁阻效应元件优选所述第1区域和所述第2区域的厚度为10nm以下。如果第1区域和第2区域的厚度较厚的话，则自旋在第1区域和第2区域发生衰减，自旋传导特性会恶化。
再有，本发明的磁阻效应元件优选所述半导体通道层具有第1凸部和第2凸部，所述第1区域包含于所述第1凸部，所述第2区域包含于所述第2凸部。通过将第1区域和第2区域设置于半导体通道层的凸部，从而就能够抑制朝向与自旋极化电流传导的方向垂直的方向的自旋的扩散，并且具有获得大磁阻比的效果。
再有，本发明的磁阻效应元件优选所述第1区域和所述第2区域的最大杂质浓度为2×1019～2×1020cm-3的范围内。通过这样控制，从而既抑制界面电阻又能够防止自旋传导特性发生恶化。
再有，本发明的磁阻效应元件优选所述第3区域具备被施加栅电压的第4区域，并且所述第4区域的杂质浓度为3×1018cm-3以下。通过由栅电压引起的电位变化而诱发载流子(carrier)，从而使本发明的磁阻效应元件具有作为MOSFET的功能。被施加栅电压的半导体通道层的第4区域优选基于栅电压的ON/OFF比大。如果半导体通道层的第4区域的杂质浓度为3×1018cm-3以下的话，则基于栅电压的ON/OFF比变大。另外，如果第4区域的杂质浓度为3×1018cm-3以下的话，则第4区域作为非简并半导体(nondegenerate semiconductor)行使其功能，并且电导变得扩散漂移。由此，自旋与电荷一起良好的传导成为可能。另外，通过电子浓度由栅效应而降低，从而自旋变得难以衰减，并且良好的自旋传导进一步成为可能。
再有，本发明的磁阻效应元件优选所述第3区域以及所述第4区域的杂质浓度随着离开所述第1区域以及所述第2区域的距离变大而减少，或者即使离开所述第1区域以及所述第2区域的距离变大也不增大。如果是杂质浓度在第3区域以及第4区域具有峰值的结构的话，则与杂质浓度高的第1区域以及第2区域的情况相比较其影响较小，但是在峰值部分会形成自旋容易衰减的区域，对自旋传导特性来说会变得不利。因为杂质浓度越高则自旋越容易被散乱而发生衰减，所以为了抑制由散乱引起的自旋衰减，半导体通道层优选杂质浓度较低。由于第3区域以及第4区域的杂质浓度越离开第1区域以及第2区域越降低，因而自旋会到达杂质浓度充分低的区域，并且变得容易受到栅电压效应。由此，进一步使自旋输出增大成为可能。另外，由栅电压效应来调整自旋输出从而进行输出也成为可能。
因为在分析杂质浓度的时候包含了测定的噪音，所以即使由于噪音而使杂质浓度局部增大但从前后的趋势来看是减少的情况或者不增大的情况，包含于“杂质浓度随着离开所述第1区域以及所述第2区域的距离变大而减少”的情况或“杂质浓度即使离开所述第1区域以及所述第2区域的距离变大也不增大”的情况中。
进一步，本发明的磁阻效应元件优选上述磁化固定层与上述第1区域之间的面电阻和上述磁化自由层与上述第2区域之间的面电阻都小于1×106Ω·μm2。由于在磁阻效应元件中电阻值成为背景值，所以为了减小背景值而优选电阻越小越好。但是，如果隧道层的膜厚增大则自旋极化率变高，因此自旋输出变大。
在此，面电阻(RA：areal resistance)是由电阻(Ω)与垂直于电流方向的截面的面积(μm2)之积来表示的。即，通过用截面积除面电阻可以得到电阻。磁化固定层与第1区域之间的面电阻成为磁化固定层和第1区域之间的电阻与第1隧道层和磁化固定层的界面面积之积。磁化自由层与第2区域之间的面电阻成为磁化自由层和第2区域之间的电阻与第2隧道层和磁化自由层的界面的面积之积。
本发明的磁阻效应元件可以适用于Spin-MOSFET、磁头、自旋晶体管、存储器、传感器、理论电路等。
本发明的Spin-MOSFET的特征在于使用了上述的磁阻效应元件。
进一步，本发明的使用了纯自旋流的自旋传导元件的特征在于：具备：上述的磁阻效应元件、设置于上述磁化固定层和上述磁化自由层的外侧的上述磁化固定层侧的非磁性材料的第1参考电极、设置在上述磁化固定层和上述磁化自由层的外侧的上述磁化自由层侧的非磁性材料的第2参考电极。由此，能够实现使用了纯自旋流的自旋传导元件。
发明效果
根据本发明能够提供一种具有高磁阻比的磁阻效应元件。另外，还能够提供一种使用了该磁阻效应元件的Spin-MOSFET以及自旋传导元件。
附图说明
图1是表示第1实施方式所涉及的磁阻效应元件的截面图。
图2是从图1中的从Z方向观察的图。
图3是在硅通道层的自旋极化电流的流通路径附近不存在侧壁的结构的截面图。
图4是表示实施例1的SIMS的测定结果的图。
图5是表示实施例1的磁阻效应元件的测定结果的图。
图6是表示实施例1的栅效应的测定结果的图。
图7是表示实施例1的磁阻比的栅电压依存性的图。
图8是表示实施例2的退火保持时间为60分钟的情况下的SIMS的测定结果的图。
图9是表示实施例2的硅通道层的杂质浓度成为1×1019cm-3的深度与磁阻比的关系的图。
图10是表示实施例3的磁阻效应元件的截面图。
图11是表示实施例4的硅通道层的最大杂质浓度为5×1020cm-3的情况下的SIMS的测定结果的图。
图12是表示实施例4的硅通道层的最表面的杂质浓度与磁阻比的关系的图。
图13是表示比较例1的SIMS测定结果的图。
图14是表示比较例2的SIMS测定结果的图。
图15是表示比较例3的SIMS测定结果的图。
图16是实施例5的磁阻效应元件的截面图。
图17是表示实施例5的磁阻比与面电阻的关系的图。
符号说明
1.硅基板
2.硅氧化膜
3.半导体通道层
7.硅通道层
7a.第1凸部
7b.第2凸部
7c.硅通道层的主部
7A.第1区域
7B.第2区域
7C.第3区域
7D.第4区域
12A.磁化固定层
12B.磁化自由层
20A.第1参考电极
20B.第2参考电极
81A.第1隧道层
81B.第2隧道层
100、200.磁阻效应元件
500.自旋传导元件
具体实施方式
以下参照附图并详细说明本发明的实施方式的例子。以下的说明为例示本发明的实施方式的一部分的说明，本发明并不限定于这些实施方式，只要实施方式是具有本发明的技术思想都包含于本发明的范围。各个实施方式中的各构成以及它们的组合等为一个例子，可以在不脱离本发明的宗旨的范围内，进行构成的附加、省略、置换以及其它变更。另外，在附图的说明中，对相同的要素标注相同的符号，并省略重复的说明。
(第1实施方式)
图1是表示第1实施方式所涉及的磁阻效应元件100的截面图。
如图1所示，磁阻效应元件100具备硅基板1、硅氧化层2、作为半导体通道层的硅通道层7。在硅基板1上依次设置硅氧化膜2以及硅通道层7。硅通道层7的材料为Si，并且含有用于调整载流子浓度的杂质。在硅基板1、硅氧化膜2以及硅通道层7上可以使用例如SOI(绝缘硅，Silicon On Insulator)基板。硅通道层7的侧壁倾斜，并且硅通道层7的表面被绝缘层8覆盖。进一步，硅通道层7具有第1凸部7a和第2凸部7b。磁阻效应元件100在第1凸部7a上具备第1隧道层81A和经由第1隧道层81A配置的磁化固定层12A，并且在第2凸部7b上具备第2隧道层81B和经由第2隧道层81B配置的磁化自由层12B。如图1所示，磁化固定层12A和磁化自由层12B夹着硅通道层7分离。第1隧道层81A、第2隧道层81B、磁化固定层12A以及磁化自由层12B的侧壁被绝缘层8覆盖。如图1所示，硅通道层7由包含与第1隧道层81A的界面的第1区域7A、包含与第2隧道层81B的界面的第2区域7B和第3区域7C构成。在磁阻效应元件100中，如图1所示，第1区域7A为包含磁化固定层12A的正下方区域的区域，第2区域7B为包含磁化自由层12B的正下方区域的区域，第1区域7A和第2区域7B夹着第3区域7C而分离。第1区域7A和第2区域7B的杂质浓度为超过1×1019cm-3的浓度，第3区域7C的杂质浓度为1×1019cm-3以下。第3区域7C包含杂质浓度为3×1018cm-3以下的第4区域7D，并且如图1所示由区域7C’(杂质浓度为超过3×1018cm-3的浓度且为1×1019cm-3以下的区域)和第4区域7D构成。磁阻效应元件100中，第1区域7A和第2区域7B的杂质浓度分别从硅通道层7与第1隧道层81A的界面以及硅通道层7与第2隧道层81B的界面在硅通道层7的厚度方向上单调地减少。
如图1所示，硅通道层7在侧面具有倾斜部，其倾斜角度θ为50度～60度。在此，倾斜角度θ是指硅通道层7的底部与侧面所成的角度。另外，硅通道层7可以通过湿式蚀刻来形成，硅通道层7的上面优选为(100)面。
从抑制电阻的增大并作为隧道绝缘层来发挥功能的观点出发，第1隧道层81A以及第2隧道层81B的膜厚优选为3nm以下。另外，从能够作为隧道绝缘层来发挥功能的观点出发并考虑了1个原子层的厚度，第1隧道层81A以及第2隧道层81B的膜厚优选为0.4nm以上。作为第1隧道层81A以及第2隧道层81B的材料，例如可以使用氧化镁。通过将氧化镁用于第1隧道层81A以及第2隧道层81B的材料中，从而自旋注入效率会变得良好。
磁化固定层12A以及磁化自由层12B由铁磁性材料构成。作为磁化固定层12A以及磁化自由层12B的材料，例如可以列举选自Ti、V、Cr、Mn、Co、Fe以及Ni中的金属、含有这些金属中的1个以上的元素的合金、或者含有选自这些金属当中的1个以上的元素以及选自B、C和N中的1种以上的元素的合金。由于这些材料为软磁性材料，所以能够适合地实现作为磁化自由层12B的功能。另外，由于这些材料是自旋极化率大的铁磁性材料，所以能够适合地实现作为磁化固定层12A的功能。
在硅通道层7的侧面上形成有绝缘层8。另外，在硅通道层7的上面形成有绝缘层8。绝缘层8在第1隧道层81A与第2隧道层81B之间被设置于硅通道层7上。
通过绝缘层8可以保护硅通道层7、第1隧道层81A、第2隧道层81B、磁化固定层12A以及磁化自由层12B，并能够抑制劣化。绝缘层8可以做成硅氧化膜。硅氧化膜适合作为保护膜。另外，硅氧化膜能够容易地制作于由硅构成硅通道层7上。
图2是从Z方向观察图1所得到的图。如图2所示，硅通道层7具有以Y方向作为长轴的长方体形状。磁化固定层12A以及磁化自由层12B具有分别将X方向作为长轴的长方体形状。关于Y方向上的宽度，磁化自由层12B的宽度大于磁化固定层12A。磁化固定层12A以及磁化自由层12B由于X方向与Y方向的纵横比的不同而被赋予反转磁场之差。这样在磁化固定层12A以及磁化自由层12B上由于形状磁各向异性而被赋予矫顽力差，磁化固定层12A的矫顽力大于磁化自由层12B。
另外，在本实施方式中作为硅基板1、硅氧化膜2以及硅通道层7的半导体材料而使用硅，但是并不限定于硅。例如，作为半导体材料还可以候补列举硅和锗的化合物、砷化镓等。
电流经由硅通道层7在磁化固定层12A与磁化自由层12B之间流通，根据磁化固定层12A与磁化自由层12B的磁化的方向的相对角从而能够观测到磁阻效应。
在磁阻效应元件100中，在硅通道层7内形成有杂质的浓度分布。磁阻效应元件100中，第1区域7A的与第1隧道层81A的界面和第2区域7B的与第2隧道层81B的界面的硅通道层7的杂质浓度为最高，并且在第1区域7A以及第2区域7B中，在硅通道层7的厚度方向上越是远离界面越会变成杂质浓度降低的结构。另外，第1区域7A以及第2区域7B夹着第3区域7C而分开。由该结构不会在杂质浓度高的区域产生自旋容易衰减的能级，并且自旋能够传导到杂质浓度低的第3区域7C以及第4区域7D中。另外，第1区域7A和第2区域7B的厚度为10nm以下，并且成为充分小于非专利文献2所记载的自旋扩散长度。因此，自旋在通过第1区域7A和第2区域7B的时候发生衰减的效应是限定的。第3区域7C以及第4区域7D的杂质浓度为1×1019cm-3以下。在该杂质浓度下，半导体通道层(硅通道层7)不会显示金属性，并且成为一种自旋在第3区域7C以及第4区域7D中比在第1区域7A和第2区域7B更容易传导的状态。第4区域7D通过对半导体通道层(硅通道层7)施加栅电压而显示大的阻抗变化，并且实现作为开关的功能。进一步，由漂移效应从而自旋至发生衰减为止能够移动的自旋输运距离会增大，并且能够进行自旋的长距离输运或输出的增大。
杂质是指具有调整半导体通道层(硅通道层7)的载流子浓度的效果的元素。例如，在将硅通道层7做成n型的情况下，载流子浓度为电子浓度。在将硅通道层7做成p型的情况下，载流子浓度为空穴浓度。载流子浓度例如可以由霍尔效应测定装置和塞贝克系数(Seebeck coefficient)测定装置等来测定。另外，杂质浓度还可以通过SIMS等分析来观测深度方向(厚度方向)的浓度分布。
第1隧道层81A以及第2隧道层81B是用于通过隧道效应来表现磁阻效应的绝缘膜。第1隧道层81A以及第2隧道层81B接触于硅通道层7而设置。绝缘层8具有阻止自旋从硅通道层7流出的功能并且发挥作用使得自旋极化电流经由硅通道层7流通于磁化固定层12A与磁化自由层12B之间。
自旋极化电流是指在伴随于电荷的电流上附加了自旋自由度的电流，并且是指同时保持了电荷自由度和自旋自由度的电流。
图2是从Z方向观察图1得到的图，被绝缘膜8覆盖的硅通道层7处于一种孤立于硅氧化膜2上的状态。能够与硅通道层7通电的连接可通过磁化固定层12A或者磁化自由层12B来进行。
硅通道层7作为自旋传导的层发挥功能。硅通道层7具有硅通道层的主部7c和第1凸部7a以及第2凸部7b。在硅通道层7上被赋予用于赋予相同导电性的杂质，硅通道层7整体都具有相同的导电类型。例如，在将硅通道层7做成p型的情况下，作为杂质可以列举B、Al、Ga、In等。例如，在将硅通道层7做成n型的情况下，作为杂质可以列举P、As、Sb等。
在本实施方式中，硅通道层7为直线状，但硅通道层7也可以是曲线状并且也可以是折弯的。
由于对硅通道层7的杂质添加是选择性进行的，所以在硅通道层7内在杂质浓度上有差异。具体来说，硅通道层的主部7c的杂质浓度低于硅通道层的第1凸部7a以及第2凸部7b的杂质浓度。
如图1所示，在磁阻效应元件100中，第1区域7A包含于第1凸部7a并且第2区域7B包含于第2凸部7b。另外，第3区域7C的一部分即区域7C’包含于第1凸部7a以及第2凸部7b。区域7C’在第三区域7C当中因为是杂质浓度比较高的区域，所以区域7C’的杂质浓度优选从硅通道层7与第1隧道层81A的界面或者硅通道层7与第2隧道层81B的界面在硅通道层7的厚度方向单调地上减少。由此，因为在区域7C’不会产生自旋容易衰减的区域，所以能够获得更好的自旋传导性。
硅通道层的主部7c包含被施加栅电压的第4区域7D，并且具有电阻率根据被施加的栅电压的变化而变化的功能。本实施方式是经由硅氧化层2在硅基板1与硅通道层的主部7c(第4区域7D)之间施加栅电压的背栅结构。磁阻效应元件100由于是区域7C’通过第4区域7D分隔的结构，所以流通于磁化固定层12A与磁化自由层12B之间的硅通道层的主部7c中的自旋极化电流通过电阻率因栅电压而变化的第4区域7D。自旋极化电流经通过第4区域7D而受到调制，并且能改变自旋输出。
对第4区域7D施加栅电压的方法并不限定于该方法。也可以是将栅极设置于硅通道层7的第1凸部7a与第2凸部7b之间的顶栅结构，或者也可以配置以围绕硅通道层7的第1凸部7a与第2凸部7b之间的硅通道层的主部7c全体的形式而被设置的栅极。
以下说明磁阻效应元件100的动作。以电流经由硅通道层7在图1以及图2的磁化固定层12A与磁化自由层12B之间的方式配置电流源。同样，在磁化固定层12A与磁化自由层12B之间设置电压计。电流从作为铁磁性材料的磁化固定层12A经由第1隧道层81A流向非磁性的硅通道层7，进一步电流经由第2隧道层81B流到磁化自由层12B。具有对应于磁化自由层12B的磁化方向的自旋的电子被注入到硅通道层7。被注入的自旋向磁化固定层12A侧传播。这样，磁阻效应元件100成为在硅通道层7中流通的电流以及纯自旋流主要在Y方向上流通的结构。于是，磁阻效应元件100的电阻随着因来自外部的磁场而变化的磁化自由层12B的磁化方向(即电子的自旋)、和磁化固定层12A的磁化方向而发生变化，通过测定磁化固定层12A与磁化自由层12B之间的电压从而就能够检测出电阻的变化。
通过将磁化固定层12A和磁化自由层12B连接于电流源，从而就能够使自旋极化电流经由硅通道层7在磁化固定层12A与磁化自由层12B之间流通。通过流通自旋极化电流，从而能够检测出由磁化固定层12A与磁化自由层12B的磁化的方向的相对角引起的磁阻效应。
这样，磁阻效应元件100具备硅通道层7、经由第1隧道层81A被配置于硅通道层7上的磁化固定层12A、经由第2隧道层81B被配置于硅通道层7上的磁化自由层12B。于是，硅通道层7实质上是由包含与第1隧道层81A的界面的第1区域7A、包含与第2隧道层81B的界面的第2区域7B以及第3区域7C构成，第1区域7A和第2区域7B的杂质浓度成为超过1×1019cm-3的浓度，第3区域的杂质浓度成为1×1019cm-3以下。进一步，第1区域7A和第2区域7B夹着第3区域7C而分开。进一步，第1区域7A的杂质浓度成为从硅通道层7与第1隧道层81A的界面在硅通道层7的厚度方向上单调地减少。另外，第2区域7B的杂质浓度成为从硅通道层7与第2隧道层81B的界面在硅通道层7的厚度方向上单调减少。
即，本实施方式的磁阻效应元件100具备硅通道层7、经由第1隧道层81A而配置于硅通道层7上的磁化固定层12A、经由第2隧道层81B而配置于硅通道层7上的磁化自由层12B，硅通道层7中的最接近于与第1隧道层81A的界面的部分和最接近于与第2隧道层81B的界面的部分的杂质浓度在硅通道层7整体当中成为最高。
因为第1区域7A的最接近于与第1隧道层81A的界面的部分和第2区域7B的最接近于与第2隧道层81B的界面的部分的杂质浓度在硅通道层7整体中为最高，所以能够抑制在硅通道层7与第1隧道层81A以及第2隧道层81B的界面附近产生自旋容易衰减的能级，并且能够获得具有良好的自旋传导特性的大的自旋输出。另外，还能够抑制自旋局部存在于硅通道层7与第1隧道层81A以及第2隧道层81B的界面，并且能够获得具有良好的自旋传导特性的大的自旋输出。另外，由杂质浓度高的第1区域和第2区域的存在而能够实现低界面电阻(硅通道层7与第1隧道层81A以及第2隧道层81B的界面的电阻)从而能够实现低的元件电阻。因此，磁阻效应元件100能够获得高磁阻比。
磁阻效应元件100中第3区域7C的杂质浓度成为1×1019cm-3以下。在超过该浓度的杂质浓度下硅通道层7显示为金属性的导电性，并且自旋容易衰减。通过将第3区域7C的杂质浓度控制在1×1019cm-3以下，从而就能够显示出良好的自旋传导。
另外，磁阻效应元件100具备被施加栅电压的第4区域7D。通过将栅电压施加于第4区域7D，从而就能够改变硅通道层7的第4区域7D的电阻率。关于纯自旋流，自旋输出ΔV是表示为如下。
P为在硅通道层7与磁化固定层12A以及磁化自由层12B的界面上的自旋极化率，λN为自旋扩散长度，σ为硅通道层7的电导率，A为硅通道层7的截面积，I为电流，d为电极之间距离(磁化固定层12A与磁化自由层12B之间的距离)。另外，在这个式子中将用电导率和截面积除自旋扩散长度的值称为自旋电阻。可知电导率越低则自旋输出变得越高。通过对第4区域7D施加栅电压从而使第4区域7D的电导率变化得较低，从而就能够获得更大的自旋输出。进一步，由于如果硅通道层7的电子浓度变低，则构成自旋扩散长的自旋寿命也变长，因此能够获得更大的输出。
另外，磁阻效应元件100的第1区域7A和第2区域7B的厚度成为10nm以下。第1区域7A和第2区域7B具有降低硅通道层7与第1隧道层81A以及第2隧道层81B的界面的电阻的效果。这样，通过磁阻效应元件的电阻的最大要素之一即界面的电阻的降低能够获得大的磁阻效应(磁阻比)。相反，如果第1区域7A和第2区域7B的厚度为超过10nm的厚度，则自旋极化电流通过第1区域7A和第2区域7B时的自旋衰减变大，自旋传导特性发生恶化并且磁阻效应变差。
另外，磁阻效应元件100中，第1区域7A包含于第1凸部7a，且第2区域7B包含于第2凸部7b。第1区域7A和第2区域7B的杂质浓度为第3区域7C的杂质浓度以上。因此，在第1区域7A和第2区域7B中能够实现低的界面电阻，但是传导的自旋容易衰减。因此，不仅与自旋极化电流方向相同的方向的第1区域7A和第2区域7B的厚度薄而且第1区域7A和第2区域7B的垂直于自旋极化电流方向的方向上的宽度也窄的其第1区域7A和第2区域7B中的自旋的衰减变小。另外，如果纯自旋流在垂直于自旋极化电流流动的方向的方向上流动，则会牵涉到自旋输出的降低，但是因为在硅通道层7的第1区域7A包含于第1凸部7a并且第2区域7B包含于第2凸部7b的情况下能够抑制纯自旋流在垂直于自旋极化电流流动的方向的方向上流动，所以自旋输出的降低被抑制，并且能够获得大的磁阻比。
硅通道层7的第1区域7A和第2区域7B的最大杂质浓度优选为2×1019～2×1020cm-3的范围内。在硅通道层7中杂质浓度为2×1019cm-3以上的情况下，硅为简并半导体(degenerate semiconductor)并显示出金属性。因此，半导体的特征即在半导体界面上的肖特基势垒(Schottkybarrier)的形成被抑制，并且硅通道层7与第1隧道层81A以及第2隧道层81B的界面电阻(或者硅通道层7与磁化固定层12A以及磁化自由层12B之间的电阻)降低。另外，通过抑制在半导体界面上的肖特基势垒的形成，从而变得难以产生所谓自旋局部存在于半导体界面而无助于自旋传导的问题。另外，如果在硅通道层7的第1区域7A和第2区域7B中杂质浓度大于2×1020cm-3的情况下，通过杂质浓度较高从而自旋变得容易衰减并且自旋传导特性变差。
硅通道层7的第4区域7D的杂质浓度优选为3×1018cm-3以下。硅通道层7的第4区域7D的载流子浓度由来自栅极的电场而发生变化。通过由基于栅电压的电位变化而诱发载流子，从而磁阻效应元件100变得具有作为MOSFET的功能。传导自旋的硅通道层7的第4区域7D的电阻由栅效应而发生变化，并且该变化有助于自旋传导。被施加栅电压的第4区域7D被要求基于栅电压的ON/OFF比大。如果半导体通道层7的第4区域7D的杂质浓度为3×1018cm-3以下，则基于栅电压的ON/OFF比变大。另外，在第4区域7D的杂质浓度为3×1018cm-3以下的情况下，第4区域7D作为非简并的半导体(nondegenerate semiconductor)发挥功能，并且电导成为扩散漂移。由此，自旋能够与电荷一起良好的传导。另外，通过电子浓度因栅效应而降低，从而自旋变得难以衰减，进一步能够进行良好的自旋传导。
硅通道层7的第3区域7C以及第4区域7D的杂质浓度优选越远离第1区域7A以及第2区域7B越降低，或者即使远离第1区域7A以及第2区域7B也不会增大。如果是在硅通道层7的第3区域7C以及第4区域7D中杂质浓度具有峰值的结构，则与杂质浓度高的第1区域7A以及第2区域7B的情况相比影响较小，但是在峰值的部分会形成自旋容易衰减的区域，并且在自旋传导特性上会变得不利。自旋因杂质浓度越高越会被散射并越容易发生衰减，所以为了抑制因散射引起的自旋的衰减而优选硅通道层7的杂质浓度低。通过第3区域7C以及第4区域7D的杂质浓度越离开第1区域7A以及第2区域7B会越降低，从而自旋就能够到达杂质浓度足够低的区域，并且变得容易接受栅电压的效应。由此，能够进一步增大自旋输出。另外，能够由栅电压效应来调整自旋输出并输出。
磁化固定层12A与第1区域7A之间的面电阻和磁化自由层12B与第2区域7B之间的面电阻优选为小于1×106Ω·μm2。如果系统地使各面电阻变化，则由1×104Ω·μm2附近的面电阻而会使得磁阻比为最高，在1×106Ω·μm2以上磁阻比会急剧降低。由于在磁阻效应元件中电阻值成为背景值，所以为了减小背景值而优选电阻越小越好。但是，如果隧道层的厚度增大，则因为自旋极化率变高，所以自旋输出变大。
磁阻效应元件100能够适用于Spin-MOSFET、磁头、自旋晶体管、存储器、传感器或者理论电路等。特别地，优选为Spin-MOSFET。Spin-MOSFET是指在MOSFET的源极以及漏极中使用了铁磁性材料的装置，并且是元件的电阻基于源极以及漏极的各铁磁性材料的磁化的方向的相对角的变化而发生变化的装置。Spin-MOSFET的最大特征是能够存储和再构成对应于源极和漏极的磁化状态的非易失性信息的输出特性。特别地，可以实现能够大幅度削减作为CMOS集成电路中的重要问题之一的静态功耗的新型的体系结构(architecture)。
在磁阻效应元件100中可以进一步通过设置新的电极来附加新的功能。如图16所示的自旋传导元件500所示，在磁阻效应元件100的磁化固定层12A和磁化自由层12B的外侧设置非磁性材料的第1参考电极20A和非磁性材料的第2参考电极20B，并可以利用磁阻效应元件100作为利用了纯自旋流的自旋传导元件。作为使用了纯自旋流的自旋传导元件例如能够通过设置连接磁化固定层12A与第1参考电极20A之间的电流源从而使电流经由硅通道层7在磁化固定层12A以及第1参考电极20A之间流通，并设置测定产生于磁化固定层12A与第2参考电极20B之间的电压的电压计来行使其功能。另外，在图16所示的自旋传导元件500中的区域7A’以及区域7B’为具有与第1区域7A以及第2区域7B的杂质浓度相同的杂质浓度的区域，但是第1参考电极20A和第2参考电极20B正下方的区域7A’、区域7B’以及区域7C’的杂质浓度并没有特别的限定。
以上针对第1实施方式所涉及的磁阻效应元件100进行了说明，但是本发明并不限定于此。例如，在磁阻效应元件100中，可以做成在硅通道层7上绝缘层8上设置电极从而从硅通道层7上部施加栅电压的结构。另外，如图3所示的磁阻效应元件200所示，即使在硅通道层7的自旋极化电流流通的路径附近不存在侧壁也能够行使其功能。但是，在此情况下输出特性会因不伴随由自旋极化电流在硅通道层7中生成的电荷的纯自旋流而比图1以及图2所示的磁阻效应元件100的结构更差。即，在磁阻效应元件100中，由被注入到硅通道层7的自旋极化电流而生成的纯自旋流能够在与自旋极化电流相反的方向上传输，但是由于即便传播也会立即存在有侧壁，所以在此之上纯自旋流不会流出。在磁阻效应元件200中，所生成的纯自旋流由于在附近没有侧壁，因此到达硅通道层7的侧壁为止要流过较长距离。该纯自旋流的流动是输出特性变差的原因。
通过使电流在硅基板1中流通，从而就能够对硅通道层7施加电场。因此，能够调节自旋极化电流的自旋的极化方向。另外，作为绝缘层8，例示了使用硅氧化膜的例子，但是绝缘层8可以由绝缘性材料构成。例如，作为绝缘层8可以列举硅氮化膜等。
不是由形状各向异性而将矫顽力差赋予磁化固定层12A以及磁化自由层12B，例如可以在磁化固定层12A上进一步具备反铁磁性层。反铁磁性层作为固定磁化固定层12A的磁化方向的物质来发挥作用。反铁磁性层通过与磁化固定层交换耦合，从而能够在磁化固定层的磁化方向上赋予单向各向异性。在此情况下，相比于不设置反铁磁性层的情况下，能够获得在单一方向上具有更高矫顽力的磁化固定层。用于反铁磁性层的材料是配合于用于磁化固定层的材料来挑选的。例如，作为反铁磁性层的材料可以列举使用了Mn的显示反铁磁性的合金，具体来说可以列举含有Mn和选自Pt、Ir、Fe、Ru、Cr、Pd以及Ni中的至少一种元素的合金。具体来说例如可以列举IrMn、PtMn。
另外，已就使用了硅作为半导体材料的磁阻效应元件进行了说明，但是本发明即使使用砷化镓(GaAs)作为半导体材料也能够实现。在此情况下，可以替代硅基板1而使用GaAs基板；替代硅氧化膜2而使用GaAs氧化膜；替代硅通道层7而使用GaAs通道层。另外，作为半导体材料也可以是硅和锗的化合物。
以下是基于实施例1～5进一步具体说明本发明，但是本发明并不限定于以下的实施例1～5。
(实施例1)
作为实施例1的磁阻效应元件，按照以下方式制作第1实施方式的磁阻效应元件100。准备由硅基板1、硅氧化层2(厚度为200nm)以及硅通道层7(厚度为100nm)构成的SOI基板。由光刻法在SOI基板上制作定位标记。
首先，进行第1离子注入。第1离子注入是为了决定图1中硅通道层的第4区域7D的杂质浓度而进行的。具体来说以高能量从硅通道层7的上面整个面对硅通道层7整体进行用于赋予n型的导电性的杂质离子注入。作为杂质使用了磷。进一步，通过退火(anneal)使杂质扩散，从而进行硅膜的电子浓度的调整。退火温度为900℃，保持时间为1小时。硅通道层7整体的平均杂质浓度成为1×1018cm-3。
接着，进行第2离子注入。第2离子注入是为了决定图1中硅通道层的第1区域7A、第2区域7B以及区域7C’的杂质浓度而进行的。具体来说，从硅通道层7的上面整个面实行用于赋予n型的导电性的杂质离子注入。作为杂质使用了磷。另外，在第2离子注入时所使用的离子的加速能量选择了弱于第1离子注入时的能量。进行第2离子注入时的最大杂质浓度成2×1020cm-3。退火温度为900℃，保持时间为1分钟。
之后，通过清洗来去除硅通道层7的表面的附着物、有机物以及氧化膜。作为清洗液使用了HF。
接下来，进行对硅通道层7的蚀刻至硅通道层7最表面的杂质浓度变成最大。蚀刻是通过离子铣削(ion milling)来实施的。为了降低对硅通道层7的损伤而通过调整离子束的入射角从而进行离子铣削。将离子束基本上与硅通道层7相平行地入射，并用离子束的发散角的成分缓慢地蚀刻硅。以该方法将硅通道层7最表面铣削去5nm。之后，将处理基板放置于大气中24小时以上并使硅表面自然氧化。
对硅通道层7进行蚀刻至硅通道层7最表面的杂质浓度成为最大的方法并不限定于该方法。例如，也有用药液来进行氧化和氧化膜去除并蚀刻硅通道层7的方法。另外，也有使用化学机械研磨(CMP)的方法。
在使用HF来除去硅通道层7的表面的自然氧化膜之后，为了调查硅通道层7的杂质浓度分布而通过SIMS[次级离子质谱分析法(secondary ion mass spectrometry)]来评价相对于距离硅通道层7最表面的深度方向的杂质的磷的浓度分布。硅通道层7的最表面是指最远离硅基板1的硅通道层7的表面，图1中所示的磁阻效应元件100中，相当于第1凸部7a以及第2凸部7b的表面。实施例1的SIMS的结果为图4。硅通道层7最表面的杂质浓度最高，且其杂质浓度为2×1020cm-3。另外，硅通道层7的杂质浓度在距离最表面10nm程度的深度范围内急剧减少，在10nm以上的深度杂质浓度缓慢减少。另外，杂质浓度在40nm以上的深度内为3×1018cm-3以下。
在使用HF除去了硅通道层7的表面的自然氧化膜之后的硅通道层7上，用超高真空电子束蒸镀法成膜了成为第1隧道层81A以及第2隧道层81B的氧化镁膜(厚度为1.4nm)。进一步，在氧化镁膜上，通过MBE法依次成膜了铁膜(厚度为10nm)、钛膜以及钽膜。另外，钛膜以及钽膜是用于抑制由成为磁化固定层12A以及磁化自由层12B的铁膜的氧化引起的特性劣化的覆盖层。因为钛膜以及钽膜是非晶态，所以对铁膜的结晶性的影响少。
进行图案形成至残留抗蚀层成为包含磁化固定层12A和磁化自由层12B的部分两者并且Y方向成为长轴的长方形的形状。此时的抗蚀层的尺寸为23μm×300μm。在用离子铣削直至硅通道层7露出为止铣削掉硅的自然氧化膜之后，使用硅的各向异性刻蚀法来去除抗蚀层下的硅通道层7以外的部分。但是，预先处理定位标记以残留定位标记。硅通道层7的侧面由各向异性刻蚀而露出(111)面，硅通道层7的侧面的倾斜角度如图1所示相对于Z方向成为大约55度的角度。另外，使所获得的硅通道层7的侧面氧化并形成由硅氧化膜构成的绝缘层8。
对磁化固定层12A以及磁化自由层12B的部分进行抗蚀层的图案形成。之后，通过离子铣削来铣削掉从抗蚀层露出的部分的硅通道层7、氧化镁膜、铁膜、钛膜以及钽膜。另外，硅通道层7从硅通道层7与氧化镁膜的界面进一步铣削掉45nm。因为带有磁各向异性之差，所以磁化固定层12A的尺寸做成21μm×0.3μm，磁化自由层12B的尺寸做成21μm×2μm。在磁化固定层12A以及磁化自由层12B、露出了第1隧道层81A以及第2隧道层81B的硅通道层7的侧壁和在硅通道层7的上面形成作为绝缘层8的氧化硅。表示该状态的是图1以及图2。
将实施例1的磁阻效应元件的测定结果示于图5。测定通过以连接磁化自由层12B以及磁化固定层12A之间的方式分别设置电流源以及电压计，一边在磁化自由层12B以及磁化固定层12A的磁化容易軸方向上扫描磁场一边进行测定。另外，在实施例1的磁阻效应元件中磁化自由层12B以及磁化固定层12A的长轴为X方向，在该方向上扫描磁场。图5的箭头表示在正方向上扫描磁场的情况和在负方向上扫描磁场的情况。所施加的电流为1mA的恒电流，测定了电压的变化。另外，使用从电流与电压的关系求得的最低电阻值和最高电阻值来决定磁阻比。图5是将磁阻比表示于纵轴并且将磁场表示于横轴的图表。另外，在图5的纵轴上示出了以最小的电阻值作为基准来计算出的磁阻比。由图5的角形表示的波峰的顶端与底部之差可知在实施例1中得到了4.6％的磁阻比。
将实施例1的磁阻效应元件的栅效应的测定结果示于图6。测定是以连接磁化自由层12B与磁化固定层12A之间的方式分别设置电流源以及电压计来进行的。进一步，设置电压源以在硅基板1与硅通道层7的第4区域7D之间经由图1的硅氧化层2来施加栅电压，将硅基板1作为背栅极。关于磁化自由层12B与磁化固定层12A之间的电流与电压的关系，是一边施加栅电压一边进行测定得到的。另外，在图6中粗实线表示栅电压为零的时候的结果。根据图6可知实施例1的磁阻效应元件中磁化自由层12B与磁化固定层12A之间的电流与电压的关系会因栅电压而发生变化。
将实施例1的磁阻效应元件的磁阻比的栅电压依存性示于图7。测定方法与得到图6的测定方法相同。但是，将所施加的电流设为1mA，并且一边在X方向上扫描磁场一边进行了评价。根据所获得的结果与图5的数据处理时同样求得磁阻比，相对于栅电压将磁阻比做图得到图7。磁阻比会根据栅电压发生变化。如果施加栅电压从而硅通道层7的电阻率降低，则磁阻比减小，如果硅通道层7的电阻率上升则磁阻比增大。这就显示出Spin-MOSFET在工作。
(实施例2)
除了以下几点之外其余均以与实施例1相同的方法制作了实施例2的磁阻效应元件。相对于实施例1，不进行第1离子注入而只进行第2离子注入。进行控制至第1区域7A以及第2区域7B的最大杂质浓度成为5×1020cm-3。以退火温度为900℃以及保持时间在1～120分钟的范围内的条件制作9种不同的磁阻效应元件。与实施例1同样蚀刻硅通道层7的最表面，并且铣削掉5nm的硅通道层7的最表面。
为了调查硅通道层7的杂质浓度分布而通过SIMS来评价相对于距离硅通道层7最表面的深度方向的杂质的磷的浓度分布。退火时的保持时间为60分钟的情况下的SIMS的结果如图8所示。在硅通道层7的最表面杂质浓度最高，且其杂质浓度为2×1020cm-3。另外，在10nm深度上杂质浓度为6.9×1019cm-3，在24nm以上的深度上杂质浓度低于1×1019cm-3。
同样，用SIMS来评价实施了各个退火时间的处理的磁阻效应元件，并测定了杂质浓度成为1×1019cm-3的硅通道层7距离最表面的深度。另外，与实施例1同样评价了磁阻比。图9是表示了成为1×1019cm-3的深度与磁阻比的关系的图。
可知在杂质浓度成为1×1019cm-3的深度为10nm以下的情况下磁阻比急剧增大，因而该条件为最适合。
(实施例3)
图10中示出实施例3的磁阻效应元件的元件结构。除了以下几点之外其余均以与实施例1同样的方法来制作实施例3的磁阻效应元件。相对于实施例1，在第2离子注入时，从硅通道层7的上面仅在形成了磁化固定层12A以及磁化自由层12B的区域选择性地进行杂质离子注入。另外，在对磁化固定层12A以及磁化自由层12B的部分进行了抗蚀层的图案形成之后，通过离子铣削来铣削掉从抗蚀层露出的部分的氧化镁膜、铁膜、钛膜以及钽膜。即，与实施例1不同，进行调整以不铣削硅通道层7，而在铣削至氧化镁膜处停止离子铣削。
与实施例1同样评价了磁阻比之后，磁阻比的结果为3.4％。
(实施例1与实施例3的比较)
实施例1与实施例3的差异在于硅通道层7的第1区域7A以及第2区域7B是否包含于凸部。在第1区域7A以及第2区域7B不包含于凸部的实施例3中，与实施例1相比磁阻比有若干减小，可知第1区域7A以及第2区域7B包含于凸部的配置是有效的。这个可以考虑是由于通过在硅通道层7的凸部中设置第1区域7A和第2区域7B，从而具有能够抑制自旋朝着与自旋流传导的方向相垂直的方向扩散的效果。
(实施例4)
除了以下几点之外其余均以与实施例1同样的方法来制作实施例4的磁阻效应元件。相对于实施例1，使进行第2离子注入时的杂质的注入量不同，制作了第1区域7A以及第2区域7B的最大杂质浓度为8×1018；1×1019；2×1019；4×1019；5×1019；8×1019；2×1020；3×1020；5×1020cm-3的9种磁阻效应元件。退火温度为900℃，保持时间设为1分钟。
为了调查硅通道层7的杂质浓度分布，通过SIMS评价了相对于距离硅通道层7最表面的深度方向的杂质磷的浓度分布。第1区域7A以及第2区域7B的最大杂质浓度为5×1020cm-3的情况下的SIMS的测定结果为图11。杂质分布与实施例1相同，但是在硅通道层7的最表面杂质浓度最高，且其杂质浓度为5×1020cm-3。
同样，用SIMS评价了实施了各个杂质浓度的杂质注入的磁阻效应元件。另外，与实施例1同样评价了磁阻比。图12是表示实施例4的磁阻效应元件的第1区域7A以及第2区域7B的为最大杂质浓度的硅通道层7的最表面的杂质浓度与磁阻比的关系的图。
第1区域7A以及第2区域7B的最大杂质浓度为2×1019cm-3～2×1020cm-3的范围内且磁阻比高，并且显示出第1区域7A以及第2区域7B的最大杂质浓度的最适合的电子浓度为该范围。
(比较例1)
除了以下几点之外其余均以与实施例1同样的方法来制作比较例1的磁阻效应元件。相对于实施例1，在第1离子注入与第2离子注入工序之间设置了新的离子注入工序。在新的离子注入工序中，从硅通道层7的上面整个面注入杂质至最大杂质浓度成为1×1019cm-3，离子注入的能量使用了第1离子注入工序与第2离子注入工序之间的能量。退火温度为900℃，保持时间为5分钟。
为了调查硅通道层7的杂质浓度分布而通过SIMS来评价相对于距离硅通道层7最表面的深度方向的杂质磷的浓度分布。比较例1的SIMS的测定结果为图13。杂质分布与实施例1相类似，不过通过进行新的离子注入从而形成了将深度20nm附近作为新的波峰的杂质浓度高的地方。该新的波峰的杂质浓度为1.6×1019cm-3。另外，深度10nm的杂质浓度为6×1018cm-3。
用与实施例1同样的方法进行了元件评价。从磁阻测定获得的磁阻比为0.1％。
(比较例2)
除了以下几点之外其余均以与实施例1同样的方法来制作比较例2的磁阻效应元件。相对于实施例1，不进行铣削硅通道层7最表面的工序。另外，在成膜氧化镁之前用HF来除去硅通道层7的最表面的自然氧化膜。
为了调查硅通道层7的杂质浓度分布，通过SIMS评价了相对于距离硅通道层7最表面的深度方向的杂质磷的浓度分布。比较例2的SIMS的测定结果为图14。在距离硅通道层7的最表面5nm的深度处杂质浓度最高，该杂质浓度为2×1020cm-3。另外，显示硅通道层7的杂质浓度在5～20nm的深度的范围内会急剧变化，杂质浓度在20nm以上的深度处会缓慢降低。另外，深度10nm处的杂质浓度为2×1019cm-3。另外，深度45nm以上的深度处杂质浓度为3×1018cm-3以下。
用与实施例1同样的方法来进行元件评价。由磁阻测定获得的磁阻比为0.01％。
(比较例3)
除了以下几点之外其余均以与实施例1同样的方法来制作比较例3的磁阻效应元件。相对于实施例1，在第1离子注入工序中，使得硅通道层7整体的平均的杂质浓度成为1×1019cm-3。
为了调查硅通道层的杂质浓度分布，而通过SIMS评价了相对于距离硅通道层7最表面的深度方向的杂质磷的浓度分布。比较例3的SIMS的测定结果为图15。杂质浓度在硅通道层7的最表面最高，且杂质浓度为2.5×1020cm-3。另外，硅通道层7的杂质浓度在距离最表面10nm程度的深度范围内会急剧减少，在10nm以上的深度处杂质浓度会缓慢减少。另外，深度10nm处的杂质浓度为2.2×1019cm-3，在此之上的深度处的杂质浓度为1.1～2.2×1019cm-3。
用与实施例1同样的方法进行了元件评价。从磁阻测定得到的磁阻比为0.05％。
(实施例1与比较例1～3的比较)
在实施例1和比较例2中，硅通道层7与隧道层(第1隧道层81A以及第2隧道层81B)的界面附近的杂质分布不同。在实施例1中，硅通道层7的最表面的杂质浓度最高，且杂质浓度越离开硅通道层7与隧道层的界面越降低。在比较例2中，杂质浓度分布为杂质浓度从硅通道层7的最表面起增大并且在硅通道层7内的5nm附近杂质浓度成为最大，之后杂质浓度降低。即，在最接近于硅通道层7与隧道层的界面的硅通道层7的杂质浓度为最高的杂质浓度分布的情况下，显示出能够获得高磁阻比。
在实施例1和比较例3中，第1区域7A以及第2区域7B的杂质浓度分布类似，但是相当于第3区域7C以及第4区域7D的区域的杂质浓度分布不同。在实施例1中，杂质浓度在距离硅通道层7的最表面6nm附近处成为1×1019cm-3以下；但在比较例3中，杂质浓度在距离硅通道层7最表面6nm附近为2.6×1019cm-3，即使更深杂质浓度也基本上没有减少。由此可知为了获得高磁阻比，第3区域以及第4区域的杂质浓度优选至少成为1×1019cm-3以下。
在实施例1和比较例1中，硅通道层7的杂质浓度的降低方式不同。在实施例1中硅通道层7与隧道层的界面处的硅通道层7最表面的杂质浓度最高，且杂质浓度越离开硅通道层7的最表面越减少。在比较例1中，第1区域7A以及第2区域7B的杂质浓度分布与实施例1相类似，但是在相当于第3区域7C的区域中成为在杂质浓度分布中具有新的峰值的结构。由此可知硅通道层7与隧道层的界面的硅通道层7的最表面的杂质浓度最高，且杂质浓度越离开硅通道层7的最表面越减少，但是为了获得高磁阻比优选该结构。
(实施例5)
除了以下几点之外其余均以与实施例1同样的方法来制作实施例5的磁阻效应元件。相对于实施例1，通过使氧化镁膜的膜厚在0.84～1.84nm范围内变化，从而进行了使硅通道层7与磁化固定层12A以及磁化自由层12B之间的面电阻(RA)变化的实验。
如图16所示，在磁化固定层12A和磁化自由层12B的外侧新设置了第1参考电极20A和第2参考电极20B。另外，第1参考电极20A以及第2参考电极20B的材料为相对于硅通道层7显示低界面电阻的非磁性金属材料。例如，可以列举铝等。
与实施例1同样进行了磁阻比的测定。此时的测定电流为1mA。另外，按以下方式测定了磁化自由层12B与硅通道层7(第2区域7B)之间的面电阻。将磁化自由层12B作为电流与电压的共通电极从而将一个电流端子和一个电压端子连接于磁化自由层12B，将另一个电流端子与参考电极20A相连接，将另一个电压端子连接于参考电极20B。根据此时所观测到的电压求得磁化自由层12B与硅通道层7(第2区域7B)之间的面电阻。同样，将磁化固定层12A作为电流与电压的共通电极从而将一个电流端子和一个电压端子连接于磁化固定层12A，将另一个电流端子与参考电极20B相连接，并将另一个电压端子连接于参考电极20A，根据此时所观测到的电压求得磁化固定层12A与硅通道层7(第1区域7A)之间的面电阻。
将相对于氧化镁膜的膜厚的磁阻比以及面电阻的结果示于表1中。另外，膜厚为设计值。在各膜厚的例子中，磁化自由层12B与硅通道层7之间的面电阻和磁化固定层12A与硅通道层7之间的面电阻成为基本相同的值。
[表1]
图17是表示磁阻比和磁化自由层12B与硅通道层7之间的面电阻的关系的图。在1×106Ω·μm2以上的面电阻下会变得不能观测到磁阻效应，因而可以了解到磁化自由层12B与硅通道层7(第2区域7B)之间的面电阻以及磁化固定层12A与硅通道层7(第1区域7A)之间的面电阻优选为小于1×106Ω·μm2。
如上所述，实施例1以及实施例5的磁阻效应元件因磁化固定层12A和磁化自由层12B的各自的磁化方向的相对角而产生磁阻效应，并且通过施加栅电压而显示MOSFET工作。进一步，还显示对应于栅电压的磁阻效应的变化，实施例1以及实施例5的元件作为Spin-MOSFET发挥功能。
进一步，在实施例1的磁阻效应元件中，在磁化固定层12A和磁化自由层12B的外侧新设置了第1参考电极20A和第2参考电极20B的实施例5的元件可以作为使用了纯自旋流的自旋传导元件来利用。作为使用了纯自旋流的自旋传导元件，例如可以通过下述方式发挥功能，即，设置连接磁化固定层12A与第1参考电极20A之间的电流源从而使电流经由硅通道层7在磁化固定层12A与第1参考电极20A之间流通，并设置测定在磁化固定层12A与第2参考电极20B之间产生的电压的电压计。

Claims (9)

1.一种磁阻效应元件，其特征在于：
具备：
半导体通道层，
磁化固定层，通过第1隧道层被配置于所述半导体通道层上，以及
磁化自由层，通过第2隧道层被配置于所述半导体通道层上，
所述半导体通道层实质上由与所述第1隧道层形成界面的第1区域、与所述第2隧道层形成界面的第2区域、以及第3区域构成，
所述第1区域和所述第2区域的杂质浓度为超过1×1019cm-3的浓度，
所述第3区域的杂质浓度为1×1019cm-3以下，
所述第1区域和所述第2区域隔着所述第3区域而分离，
所述第1区域和所述第2区域的杂质浓度分别在最接近于所述半导体通道层与所述第1隧道层的界面的部分、以及最接近于所述半导体通道层与所述第2隧道层的界面的部分成为最高，并且分别从所述半导体通道层与所述第1隧道层的界面以及所述半导体通道层与所述第2隧道层的界面开始在所述半导体通道层的厚度方向上单调地递减。
2.如权利要求1所述的磁阻效应元件，其特征在于：
所述第1区域和第2区域的厚度为10nm以下。
3.如权利要求1或者2所述的磁阻效应元件，其特征在于：
所述半导体通道层具有第1凸部和第2凸部，
所述第1区域包含于所述第1凸部，所述第2区域包含于所述第2凸部。
4.如权利要求1或2所述的磁阻效应元件，其特征在于：
所述第1区域和所述第2区域的最大杂质浓度在2×1019～2×1020cm-3的范围内。
5.如权利要求1或2所述的磁阻效应元件，其特征在于：
所述第3区域包含被施加栅电压的第4区域，
并且所述第4区域的杂质浓度为3×1018cm-3以下。
6.如权利要求5所述的磁阻效应元件，其特征在于：
所述第3区域以及所述第4区域的杂质浓度随着离开所述第1区域以及所述第2区域的距离变大而减少，或者即使离开所述第1区域以及所述第2区域的距离变大也不增大。
7.如权利要求1或2所述的磁阻效应元件，其特征在于：
所述磁化固定层与所述第1区域之间的面电阻和所述磁化自由层与所述第2区域之间的面电阻分别小于1×106Ω·μm2。
8.一种自旋金属氧化物半导体场效应晶体管，其特征在于：
使用了权利要求1～7中任意一项所述的磁阻效应元件。
9.一种使用了纯自旋流的自旋传导元件，其特征在于：
具备：
权利要求1～7中任意一项所述的磁阻效应元件，
在所述磁化固定层和所述磁化自由层的外侧的所述磁化固定层侧设置的非磁性材料的第1参考电极，以及
在所述磁化固定层和所述磁化自由层的外侧的所述磁化自由层侧设置的非磁性材料的第2参考电极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6439413B6 (ja) * 2014-12-01 2019-01-30 Tdk株式会社 磁気センサ、磁気ヘッド及び生体磁気センサ
US20170288131A1 (en) * 2016-03-29 2017-10-05 Globalfoundries Singapore Pte. Ltd. Integrated hall effect sensors with voltage controllable sensitivity
JP6814965B2 (ja) 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101378072A (zh) * 2007-08-28 2009-03-04 株式会社东芝 自旋fet和磁阻元件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011744B1 (ko) * 1992-11-04 1997-07-15 마쯔시다덴기산교 가부시기가이샤 상보형 반도체장치 및 그 제조방법
WO2004086625A1 (ja) 2003-03-26 2004-10-07 Japan Science And Technology Agency スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路
US7411235B2 (en) 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
JP4744934B2 (ja) 2004-06-16 2011-08-10 株式会社東芝 スピントランジスタ
JP4599259B2 (ja) * 2005-09-20 2010-12-15 株式会社東芝 磁気素子及びこれを用いた磁気信号処理装置
JP4384196B2 (ja) * 2007-03-26 2009-12-16 株式会社東芝 スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ
JP4580966B2 (ja) * 2007-08-24 2010-11-17 株式会社東芝 ホイスラー合金を有する積層体、この積層体を用いたスピンｍｏｓ電界効果トランジスタ及びトンネル磁気抵抗効果素子
JP4908540B2 (ja) 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
JP5326841B2 (ja) * 2009-06-10 2013-10-30 Ｔｄｋ株式会社 スピン伝導素子
JP5651826B2 (ja) * 2010-09-03 2015-01-14 Tdk株式会社 スピン注入電極構造、スピン伝導素子及びスピン伝導デバイス
JP5655689B2 (ja) * 2011-04-21 2015-01-21 Tdk株式会社 スピン伝導素子
US20150001601A1 (en) * 2012-02-14 2015-01-01 Tdk Corporation Spin injection electrode structure and spin transport element having the same
CN105745760B (zh) * 2013-11-20 2019-03-15 Tdk株式会社 磁阻效应元件、Spin-MOSFET、磁传感器以及磁头

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101378072A (zh) * 2007-08-28 2009-03-04 株式会社东芝 自旋fet和磁阻元件

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