JP6037051B2 - 磁気抵抗効果素子、Ｓｐｉｎ−ＭＯＳＦＥＴおよびスピン伝導素子 - Google Patents

磁気抵抗効果素子、Ｓｐｉｎ−ＭＯＳＦＥＴおよびスピン伝導素子 Download PDF

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Description

本発明は、磁気抵抗効果素子、Ｓｐｉｎ−ＭＯＳＦＥＴおよびスピン伝導素子に関するものである。
非磁性層を介して強磁性電極間にスピン偏極電流を通過させて生じる磁気抵抗はその効果が大きいことから巨大磁気抵抗効果（ＧＭＲ）と呼ばれ、この効果を利用した磁気ヘッド及びセンサなどの応用製品がある。また、非磁性層の代わりにトンネル膜を使用した構造ではトンネル磁気抵抗効果（ＴＭＲ）と呼ばれ、ＧＭＲを超える特性が得られることが知られている。これらの素子は強磁性電極同士のスピンの相対角によって出力を生じる受動素子である。非磁性層を半導体とした場合には、磁気抵抗効果だけではなく半導体における増幅機能があるため、スピントロニクスにおける能動素子に注目が集まっている。特許文献１，２では、半導体にスピン偏極電流を通過させることによって生じる磁気抵抗効果を利用したＳｐｉｎ−ＭＯＳＦＥＴが提案されている。
非特許文献１には半導体にスピンを伝導させるため、ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｉｓｍａｔｃｈの問題から強磁性体と半導体の界面にトンネル膜を挿入することが提案されている。実際にはトンネル膜を挿入しただけでは半導体層にスピンを注入し、伝導させることは困難であり、ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｉｓｍａｔｃｈの問題を解決するようにトンネル膜を挿入することは回路全体の素子抵抗の増加に繋がり、大きな磁気抵抗比を得ることが困難になる。
大きな磁気抵抗比が得られない理由は大きく２つある。一つは、強磁性体と半導体の界面付近におけるスピン散乱に伴うスピンの減衰の問題である。もう一つは、素子抵抗の設計の問題である。
半導体チャンネル層のキャリア濃度が低いほど、スピンは半導体チャンネル層に蓄積しやすく、伝導しやすいとされている。スピン輸送距離はスピンが減衰してスピン偏極を失うまでの平均的な時間であるスピン寿命と、スピンが拡散して伝導する拡散係数によって決まる。すなわち、スピン伝導素子の電気抵抗が高いほど、スピンは伝導しやすい。一方、スピン伝導素子の電気抵抗が低いほどスピンが注入されやすく、高速化及び省エネルギー化が図れる。故に、良好なスピン伝導性を保ちつつ、高速化及び省エネルギー化を図れるスピン伝導素子を実現するには、スピン伝導素子の電気抵抗特性に関して矛盾が生じていた。
国際公開ＷＯ２００４／０８６６２５号公報 特開２００６−３２９１５号公報 特開２０１０−２８７６６６号公報
Ａ． Ｆｅｒｔ ａｎｄ Ｈ． Ｊａｆｆｒｅｓ， Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ ＶＯＬＵＭＥ ６４， １８４４２０ （２００１） Ｔ． Ｓｕｚｕｋｉ， Ｔ． Ｓａｓａｋｉ， Ｔ． Ｏｉｋａｗａ， Ｍ． Ｓｈｉｒａｉｓｈｉ， Ｙ． Ｓｕｚｕｋｉ， ａｎｄ ＫＮｏｇｕｃｈｉ， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ４ （２０１１） ０２３００３
ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｉｓｍａｔｃｈの問題を解決するようにトンネル膜を挿入すると同時に、回路全体の素子抵抗を低くするためには、半導体層と強磁性層の界面に近い半導体層の不純物濃度を増大させる方法がある。これは半導体層と強磁性層の界面に生じるショットキー障壁を減少させ、界面の抵抗を下げる方法である。これは例えば特許文献３に記載されている。しかしながら、不純物濃度を増大させるとスピン伝導がしにくくなり、スピン出力が低下してしまう。また、不純物の導入によって半導体の結晶性が低下し、これもスピン出力の低下を引き起こす。さらに、半導体層と強磁性層の界面から半導体チャンネル層側に不純物の極大値があると、界面から不純物の極大値の場所までにスピンが減衰しやすい準位が形成される。このように不純物濃度の高い界面付近にスピンが減衰しやすい準位が形成されると、半導体チャンネル層をスピンが移動する過程でスピンが減衰してしまうため、スピンの伝導特性が悪化し、スピン出力が低下してしまう。
高い磁気抵抗比を得るためには、低い素子抵抗と、大きなスピン出力を両立することが必要であるが、従来の半導体にスピン伝導させる素子では、金属と半導体界面におけるショットキー障壁とスピン散乱の効果でその両立が困難であった。
上述の課題を解決するため、本発明の磁気抵抗効果素子は、半導体チャンネル層と、前記半導体チャンネル層上に第１トンネル層を介して配置された磁化固定層と、前記半導体チャンネル層上に第２トンネル層を介して配置された磁化自由層と、を備え、前記半導体チャンネル層は、前記第１トンネル層との界面を含む第１領域と、前記第２トンネル層との界面を含む第２領域と、第３領域とから実質的になり、前記第１領域と前記第２領域の不純物濃度は１×１０１９ｃｍ−３を超える濃度であり、前記第３領域の不純物濃度は１×１０１９ｃｍ−３以下であり、前記第１領域と前記第２領域は前記第３領域を介して離間しており、前記第１領域と前記第２領域の不純物濃度が、それぞれ前記半導体チャンネル層と前記第１トンネル層との界面、及び前記半導体チャンネル層と前記第２トンネル層との界面から前記半導体チャンネル層の厚み方向に単調に減少することを特徴とする。この構造にすることによって、不純物濃度の高い第１領域と第２領域の存在により低い界面抵抗（半導体チャンネル層と第１及び第２トンネル層との界面の抵抗）を実現して低い素子抵抗を実現できる。さらに、不純物濃度の高い第１領域と第２領域にスピンが減衰しやすい準位が生じることなく、不純物濃度が低い第３領域にスピンが伝導することが可能になり、半導体チャンネル層におけるスピンの減衰が抑制され、スピンの伝導特性の悪化が抑制される。これにより、高い磁気抵抗比を得ることが可能である。
ここで、「半導体チャンネル層は、第１領域と、第２領域と、第３領域とから実質的になる」とは、半導体チャンネル層が、第１領域、第２領域及び第３領域のみからなる場合だけでなく、半導体チャンネル層においてスピン伝導に本質的に無関係な部分に第３領域よりも不純物濃度が高い部分が存在する場合も含む意味である。
不純物濃度が単調に減少するという意味は、不純物濃度が増大することがなく減少するもしくは変化しないことを指す。但し、不純物濃度を分析する際には測定のノイズが含まれるため、ノイズに起因して局所的に不純物濃度が増大していても前後の傾向から減少している場合は、単調に減少するということに含まれる。
さらに、本発明の磁気抵抗効果素子は、前記第１領域と前記第２領域の厚さが１０ｎｍ以下であることが好ましい。第１領域と第２領域の厚さが厚いと、第１領域と第２領域でスピンが減衰してしまいスピン伝導特性が悪化する。
さらに、本発明の磁気抵抗効果素子は、前記半導体チャンネル層は第１の凸部と第２の凸部を有し、前記第１領域は前記第１の凸部に含まれ、前記第２領域は前記第２の凸部に含まれることが好ましい。半導体チャンネル層の凸部に第１領域と第２領域が設置されることで、スピン偏極電流が伝導する方向に垂直な方向へのスピンの拡散が抑制でき、大きな磁気抵抗比を得る効果がある。
さらに、本発明の磁気抵抗効果素子は、前記第１領域と前記第２領域の最大の不純物濃度が２×１０１９〜２×１０２０ｃｍ−３の範囲内であることが好ましい。このようにすることで、界面抵抗を抑制しつつスピン伝導特性の悪化を防ぐことができる。
さらに、本発明の磁気抵抗効果素子は、前記第３領域はゲート電圧が印加される第４領域を備え、前記第４領域の不純物濃度が３×１０１８ｃｍ−３以下であることが好ましい。ゲート電圧による電位変化によってキャリアが誘起されることによって、本発明の磁気抵抗効果素子はＭＯＳＦＥＴとしての機能を有することになる。ゲート電圧が印加される半導体チャンネル層の第４領域は、ゲート電圧によるＯＮ／ＯＦＦ比が大きいことが望まれる。半導体チャンネル層の第４領域の不純物濃度が３×１０１８ｃｍ−３以下であると、ゲート電圧によるＯＮ／ＯＦＦ比が大きくなる。また、第４領域の不純物濃度が３×１０１８ｃｍ−３以下であると、第４領域は非縮退の半導体として機能し、電気伝導は拡散ドリフトになる。これによってスピンは電荷と共に良好な伝導をすることが可能になる。また、ゲートの効果で電子濃度が下がることによって、スピンが減衰しにくくなり、さらに良好なスピン伝導が可能になる。
さらに、本発明の磁気抵抗効果素子は、前記第３領域及び前記第４領域の不純物濃度が、前記第１領域及び前記第２領域から離れるほど減少する、もしくは前記第１領域及び前記第２領域から離れても増大しないことが好ましい。第３領域及び第４領域において不純物濃度がピークを持つ構造だと、不純物濃度の高い第１領域及び第２領域の場合に比べて影響は小さいが、ピークの部分にスピンが減衰しやすい領域が形成され、スピン伝導特性上不利になる。スピンは不純物濃度が高いほど散乱されて減衰しやすいため、散乱によるスピンの減衰を抑制するためには半導体チャンネル層は不純物濃度が低いことが好ましい。第３領域及び第４領域の不純物濃度が第１領域及び第２領域から離れるほど減少することで、スピンは不純物濃度が十分低い領域に到達し、ゲート電圧の効果を受けやすくなる。これによって、スピン出力をより増大させることが可能である。また、ゲート電圧の効果で、スピン出力を調整して出力することも可能になる。
不純物濃度を分析する際には測定のノイズが含まれるため、ノイズに起因して局所的に不純物濃度が増大していても前後の傾向から減少している場合や増大していない場合は、「不純物濃度が第１領域及び第２領域から離れるほど減少する」ことや「不純物濃度が第１領域及び第２領域から離れても増大しない」ことに含まれる。
さらに、本発明の磁気抵抗効果素子は、前記磁化固定層と前記第１領域との間の面積抵抗と前記磁化自由層と前記第２領域との間の面積抵抗が１×１０６Ω・μｍ２未満であることが好ましい。磁気抵抗効果素子では抵抗値がバックグラウンドになるため、バックグラウンドを小さくするためには抵抗が小さい方が好ましい。ただし、トンネル層の膜厚が増大するとスピン分極率が高くなるためスピン出力が大きくなる。
ここで面積抵抗（ＲＡ ： ａｒｅａｌ ｒｅｓｉｓｔａｎｃｅ）とは、抵抗（Ω）と電流方向に垂直な断面の面積（μｍ２）の積で表される。すなわち、面積抵抗を断面積で割ることによって抵抗が得られる。磁化固定層と第１領域との間の面積抵抗は、磁化固定層と第１領域との間の抵抗と第１トンネル層と磁化固定層の界面の面積の積となる。磁化自由層と第２領域との間の面積抵抗は、磁化自由層と第２領域との間の抵抗と第２トンネル層と磁化自由層の界面の面積の積となる。
本発明の磁気抵抗効果素子はＳｐｉｎ−ＭＯＳＦＥＴ、磁気ヘッド、スピントランジスタ、メモリ、センサ、論理回路等に適用することができる。
本発明のＳｐｉｎ−ＭＯＳＦＥＴは、上記の磁気抵抗効果素子を用いたことを特徴とする。
さらに、本発明の純スピン流を用いたスピン伝導素子は、上記の磁気抵抗効果素子と、前記磁化固定層と前記磁化自由層の外側の前記磁化固定層側に設けられた非磁性の材料の第１参照電極と、前記磁化固定層と前記磁化自由層の外側の前記磁化自由層側に設けられた非磁性の材料の第２参照電極を備えたことを特徴とする。これにより、純スピン流を用いたスピン伝導素子を実現することができる。
本発明によれば、高い磁気抵抗比を有する磁気抵抗効果素子を提供することができる。また、その磁気抵抗効果素子を用いたＳｐｉｎ−ＭＯＳＦＥＴおよびスピン伝導素子を提供することができる。
第１実施形態に係る磁気抵抗効果素子を示す断面図である。 図１におけるＺ方向から眺めた図である。 シリコンチャンネル層のスピン偏極電流の流れる経路の近くに側壁が存在していない構造の断面図である。 実施例１のＳＩＭＳの測定結果を示した図である。 実施例１の磁気抵抗効果素子の測定結果を示した図である。 実施例１のゲート効果の測定結果を示した図である。 実施例１の磁気抵抗比のゲート電圧依存性を示した図である。 実施例２のアニール保持時間が６０分の場合のＳＩＭＳの測定結果を示した図である。 実施例２のシリコンチャンネル層の不純物濃度が１×１０１９ｃｍ−３になる深さと磁気抵抗比の関係を示した図である。 実施例３の磁気抵抗効果素子を示す断面図である。 実施例４のシリコンチャンネル層の最大の不純物濃度が５×１０２０ｃｍ−３の場合のＳＩＭＳの測定結果を示した図である。 実施例４のシリコンチャンネル層の最表面の不純物濃度と磁気抵抗比の関係を示した図である。 比較例１のＳＩＭＳの測定結果を示した図である。 比較例２のＳＩＭＳの測定結果を示した図である。 比較例３のＳＩＭＳの測定結果を示した図である。 実施例５の磁気抵抗効果素子の断面図である。 実施例５の磁気抵抗比と面積抵抗の関係を示した図である。
以下、添付図面を参照しながら本発明の実施形態の例を詳細に説明する。以下の説明は本発明の実施形態の一部を例示するものであり、本発明はこれら実施形態に限定されるものではなく、形態が本発明の技術的思想を有するものである限り、本発明の範囲に含まれる。各実施形態における各構成及びそれらの組み合わせなどは一例であり、本発明の趣旨から逸脱しない範囲内で、構成の付加、省略、置換、およびその他の変更が可能である。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る磁気抵抗効果素子１００を示す断面図である。
図１に示すように、磁気抵抗効果素子１００は、シリコン基板１、シリコン酸化層２、半導体チャンネル層としてのシリコンチャンネル層７を備えている。シリコン基板１上に、シリコン酸化膜２及びシリコンチャンネル層７がこの順に設けられている。シリコンチャンネル層７の材料はＳｉであり、キャリア濃度を調整するための不純物を含んでいる。シリコン基板１、シリコン酸化膜２及びシリコンチャンネル層７には、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。シリコンチャンネル層７の側壁は傾斜し、シリコンチャンネル層７の表面は絶縁層８で覆われている。さらに、シリコンチャンネル層７は第１の凸部７ａと第２の凸部７ｂを有する。磁気抵抗効果素子１００は、第１の凸部７ａ上に第１トンネル層８１Ａと第１トンネル層８１Ａを介して配置された磁化固定層１２Ａとを備え、第２の凸部７ｂ上に第２トンネル層８１Ｂと第２トンネル層８１Ｂを介して配置された磁化自由層１２Ｂとを備えている。図１に示すように、磁化固定層１２Ａと磁化自由層１２Ｂは、シリコンチャンネル層７を介して離間している。第１トンネル層８１Ａ、第２トンネル層８１Ｂ、磁化固定層１２Ａと磁化自由層１２Ｂの側壁は絶縁層８で覆われている。図１に示すように、シリコンチャンネル層７は、第１トンネル層８１Ａとの界面を含む第１領域７Ａと、第２トンネル層８１Ｂとの界面を含む第２領域７Ｂと第３領域７Ｃからなる。磁気抵抗効果素子１００では、図１に示すように、第１領域７Ａは磁化固定層１２Ａの直下の領域を含む領域であり、第２領域７Ｂは磁化自由層１２Ｂの直下の領域を含む領域であり、第１領域７Ａと第２領域７Ｂは第３領域７Ｃを介して離間している。第１領域７Ａと第２領域７Ｂの不純物濃度は１×１０１９ｃｍ−３を超える濃度であり、第３領域７Ｃの不純物濃度は１×１０１９ｃｍ−３以下である。第３領域７Ｃは、不純物濃度が３×１０１８ｃｍ−３以下である第４領域７Ｄを含んでおり、図１に示すように、領域７Ｃ’（不純物濃度が３×１０１８ｃｍ−３を超える濃度で１×１０１９ｃｍ−３以下である領域）と第４領域７Ｄからなる。磁気抵抗効果素子１００は、第１領域７Ａと第２領域７Ｂの不純物濃度が、それぞれシリコンチャンネル層７と第１トンネル層８１Ａとの界面、及びシリコンチャンネル層７と第２トンネル層８１Ｂとの界面からシリコンチャンネル層７の厚み方向に単調に減少している。
図１に示すように、シリコンチャンネル層７は、側面に傾斜部を有しており、その傾斜角度θは、５０度〜６０度である。ここで、傾斜角度θとは、シリコンチャンネル層７の底部と側面のなす角度である。なお、シリコンチャンネル層７はウェットエッチングにより形成することができ、シリコンチャンネル層７の上面は（１００）面であることが好ましい。
抵抗の増大を抑制し、トンネル絶縁層として機能させる観点から、第１トンネル層８１Ａ及び第２トンネル層８１Ｂの膜厚は、３ｎｍ以下であることが好ましい。また、第１トンネル層８１Ａ及び第２トンネル層８１Ｂの膜厚は、トンネル絶縁層として機能させる観点から、１原子層厚を考慮して、０．４ｎｍ以上であることが好ましい。第１トンネル層８１Ａ及び第２トンネル層８１Ｂの材料として、例えば、酸化マグネシウムが用いられる。第１トンネル層８１Ａ及び第２トンネル層８１Ｂの材料に酸化マグネシウムを用いることにより、スピン注入効率が良くなる。
磁化固定層１２Ａ及び磁化自由層１２Ｂは、強磁性材料からなる。磁化固定層１２Ａ及び磁化自由層１２Ｂの材料として、例えば、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、当該群の元素を１以上含む合金、又は、当該群から選択される１以上の元素及びＢ、Ｃ、及びＮからなる群から選択される１以上の元素を含む合金が挙げられる。これらの材料は軟磁性材料であるため、磁化自由層１２Ｂとしての機能を好適に実現することが可能である。また、これらの材料はスピン分極率の大きい強磁性材料であるため、磁化固定層１２Ａとしての機能を好適に実現することが可能である。
シリコンチャンネル層７の側面には、絶縁層８が形成されている。また、シリコンチャンネル層７の上面に絶縁層８が形成されている。絶縁層８は、第１トンネル層８１Ａと第２トンネル層８１Ｂとの間において、シリコンチャンネル層７上に設けられている。
絶縁層８により、シリコンチャンネル層７、第１トンネル層８１Ａ、第２トンネル層８１Ｂ、磁化固定層１２Ａ及び磁化自由層１２Ｂを保護することができ、劣化を抑制できる。絶縁層８は、シリコン酸化膜とすることができる。シリコン酸化膜は、保護膜として好適である。また、シリコン酸化膜は、シリコンからなるシリコンチャンネル層７上に容易に作製できる。
図２は、図１をＺ方向から眺めた図である。図２に示すように、シリコンチャンネル層７は、Ｙ方向を長軸とした直方体形状を有している。磁化固定層１２Ａ及び磁化自由層１２Ｂは、それぞれＸ方向を長軸とした直方体形状を有している。Ｙ方向における幅が、磁化固定層１２Ａよりも磁化自由層１２Ｂの方が大きい。磁化固定層１２Ａ及び磁化自由層１２Ｂは、Ｘ方向とＹ方向のアスペクト比の違いによって、反転磁場の差が付けられている。このように、磁化固定層１２Ａ及び磁化自由層１２Ｂには、形状磁気異方性によって保磁力差が付けられており、磁化固定層１２Ａは、磁化自由層１２Ｂよりも保磁力が大きい。
なお、本実施形態ではシリコン基板１、シリコン酸化膜２及びシリコンチャンネル層７の半導体材料としてシリコンを用いているが、シリコンに限定されるものではない。例えば、半導体材料として、シリコンとゲルマニウムの化合物、ガリウム砒素などが候補に挙げられる。
シリコンチャンネル層７を介して磁化固定層１２Ａと磁化自由層１２Ｂの間に電流を流し、磁化固定層１２Ａと磁化自由層１２Ｂの磁化の向きの相対角によって磁気抵抗効果を観測することができる。
磁気抵抗効果素子１００では、シリコンチャンネル層７内で不純物の濃度分布が形成されている。磁気抵抗効果素子１００は、第１領域７Ａの第１トンネル層８１Ａとの界面と第２領域７Ｂの第２トンネル層８１Ｂとの界面のシリコンチャンネル層７の不純物濃度が最も高く、第１領域７Ａ及び第２領域７Ｂにおいて界面からシリコンチャンネル層７の厚み方向に離れるほど不純物濃度が減少する構造になっている。また、第１領域７Ａと第２領域７Ｂは第３領域７Ｃを介して離間している。この構造によって不純物濃度が高い領域においてスピンが減衰しやすい準位が生じることなく、不純物濃度が低い第３領域７Ｃ及び第４領域７Ｄにスピンが伝導することが可能になる。また、第１領域７Ａと第２領域７Ｂの厚さが１０ｎｍ以下であり、非特許文献２に記載のスピン拡散長よりも十分小さくなっている。よって、スピンが第１領域７Ａと第２領域７Ｂを通過する際に減衰する効果は限定的である。第３領域７Ｃ及び第４領域７Ｄの不純物濃度は１×１０１９ｃｍ−３以下である。この不純物濃度では、半導体チャンネル層（シリコンチャンネル層７）が金属的な振る舞いを示さず、第３領域７Ｃ及び第４領域７Ｄでは第１領域７Ａと第２領域７Ｂよりもスピンが伝導しやすい状態になっている。第４領域７Ｄは、半導体チャンネル層（シリコンチャンネル層７）がゲート電圧を印加されることによって大きな抵抗変化を示し、スイッチとしての機能を果たすようになる。さらに、ドリフトの効果によってスピンが減衰するまでに移動できるスピン輸送距離が増大し、スピンの長距離輸送や出力の増大が可能になる。
不純物とは、半導体チャンネル層（シリコンチャンネル層７）のキャリア濃度を調整する効果を持つ元素のことである。例えば、シリコンチャンネル層７をｎ型とする場合、キャリア濃度は電子濃度である。シリコンチャンネル層７をｐ型とする場合、キャリア濃度は正孔濃度である。キャリア濃度は、例えば、ホール効果測定装置やゼーベック係数測定装置などにより測定することができる。また、不純物濃度はＳＩＭＳなどの分析によって深さ方向（厚み方向）の濃度分布も観測することができる。
第１トンネル層８１Ａ及び第２トンネル層８１Ｂは、トンネル効果によって磁気抵抗効果を発現させるための絶縁膜である。第１トンネル層８１Ａ及び第２トンネル層８１Ｂは、シリコンチャンネル層７上に接して設けられている。絶縁層８は、シリコンチャンネル層７からスピンが流出するのを阻止する機能を有し、スピン偏極電流がシリコンチャンネル層７を介して磁化固定層１２Ａと磁化自由層１２Ｂの間を流れるように機能する。
スピン偏極電流とは、電荷に伴う電流にスピンの自由度が付加された電流を指し、電荷の自由度とスピンの自由度を同時に保持した電流を指している。
図２は、図１ＡをＺ方向から眺めた図であり、絶縁膜８に覆われたシリコンチャンネル層７がシリコン酸化膜２上に孤立した状態にある。シリコンチャンネル層７との通電可能な接続は磁化固定層１２Ａ、あるいは、磁化自由層１２Ｂを介して行うことが可能である。
シリコンチャンネル層７は、スピンが伝導する層として機能する。シリコンチャンネル層７は、シリコンチャンネル層の主部７ｃと第１の凸部７ａと第２の凸部７ｂを有する。シリコンチャンネル層７には、同一導電性を付与するための不純物が付与されており、シリコンチャンネル層７全体は、すべて同一導電型を有する。例えば、シリコンチャンネル層７をｐ型とする場合の不純物として、Ｂ、Ａｌ、Ｇａ、Ｉｎなどが挙げられる。例えば、シリコンチャンネル層７をｎ型とする場合の不純物として、Ｐ、Ａｓ、Ｓｂなどが挙げられる。
本実施形態では、シリコンチャンネル層７は直線状であるが、シリコンチャンネル層７は曲線状でも、折れ曲がっていても良い。
シリコンチャンネル層７への不純物添加が選択的に行われているため、シリコンチャンネル層７内には、不純物濃度に差がある。具体的には、シリコンチャンネル層の主部７ｃの不純物濃度は、シリコンチャンネル層の第１の凸部７ａ及び第２の凸部７ｂの不純物濃度よりも低い。
図１に示すように、磁気抵抗効果素子１００では、第１領域７Ａは第１の凸部７ａに含まれ、第２領域７Ｂは第２の凸部７ｂに含まれている。また、第３領域７Ｃの一部である領域７Ｃ’は第１の凸部７ａ及び第２の凸部７ｂに含まれている。領域７Ｃ’は第三領域７Ｃの中では比較的不純物濃度が高い領域であるので、領域７Ｃ’の不純物濃度が、シリコンチャンネル層７と第１トンネル層８１Ａとの界面、またはシリコンチャンネル層７と第２トンネル層８１Ｂとの界面からシリコンチャンネル層７の厚み方向に単調に減少していることが好ましい。これにより、領域７Ｃ’に おいてスピンが減衰しやすい領域が生じることがないので、より良いスピン伝導特性が得られる。
シリコンチャンネル層の主部７ｃはゲート電圧が印加される第４領域７Ｄが含まれ、印加されるゲート電圧の変化により、電気抵抗率が変化する機能を有する。本実施形態は、シリコン酸化層２を介して、シリコン基板１とシリコンチャンネル層の主部７ｃ（第４領域７Ｄ）の間にゲート電圧が印加されるバックゲート構造である。磁気抵抗効果素子１００は、領域７Ｃ’が第４領域７Ｄを介して離間している構造なので、磁化固定層１２Ａと磁化自由層１２Ｂの間のシリコンチャンネル層の主部７ｃを流れるスピン偏極電流は、ゲート電圧によって電気抵抗率が変化した第４領域７Ｄを通過することとなる。スピン偏極電流は第４領域７Ｄを通過することによって変調を受け、スピン出力を変化させることが可能となる。
第４領域７Ｄにゲート電圧が印加される方法はこの方法に限定されない。シリコンチャンネル層７の第１の凸部７ａと第２の凸部７ｂの間にゲート電極を設置するトップゲート構造や、シリコンチャンネル層７の第１の凸部７ａと第２の凸７ｂの間のシリコンチャンネル層の主部７ｃ全体を囲むように設置されたゲート電極を配置してもよい。
以下、磁気抵抗効果素子１００の動作を説明する。図１及び図２の磁化固定層１２Ａ及び磁化自由層１２Ｂの間にシリコンチャンネル層７を介して電流が流れるように電流源を配置する。同様に、磁化固定層１２Ａ及び磁化自由層１２Ｂの間に電圧計を配置する。強磁性材料である磁化固定層１２Ａから、第１トンネル層８１Ａを介して、非磁性のシリコンチャンネル層７へ電流が流れ、さらに、第２トンネル層８１Ｂを介して磁化自由層１２Ｂに電流が流れる。磁化自由層１２Ｂの磁化の向きに対応するスピンを有する電子がシリコンチャンネル層７へ注入される。注入されたスピンは磁化固定層１２Ａ側へ伝播していく。このように、磁気抵抗効果素子１００は、シリコンチャンネル層７に流れる電流及び純スピン流が、主にＹ方向に流れる構造となっている。そして、外部からの磁界によって変化される磁化自由層１２Ｂの磁化の向き、すなわち電子のスピンと、磁化固定層１２Ａの磁化の向きによって磁気抵抗効果素子１００の抵抗が変化し、磁化固定層１２Ａと磁化自由層１２Ｂの間の電圧を測定することで抵抗の変化を検出することができる。
磁化固定層１２Ａと磁化自由層１２Ｂとを電流源に接続することにより、シリコンチャンネル層７を介して磁化固定層１２Ａと磁化自由層１２Ｂの間にスピン偏極電流を流すことができる。スピン偏極電流が流れることで、磁化固定層１２Ａと磁化自由層１２Ｂの磁化の方向の相対角による磁気抵抗効果を検出することができる。
このように、磁気抵抗効果素子１００は、シリコンチャンネル層７と、シリコンチャンネル層７上に第１トンネル層８１Ａを介して配置された磁化固定層１２Ａと、シリコンチャンネル層７上に第２トンネル層８１Ｂを介して配置された磁化自由層１２Ｂと、を備えている。そして、シリコンチャンネル層７は、第１トンネル層８１Ａとの界面を含む第１領域７Ａと、第２トンネル層８１Ｂとの界面を含む第２領域７Ｂと第３領域７Ｃから実質的になり、第１領域７Ａと第２領域７Ｂの不純物濃度は１×１０１９ｃｍ−３を超える濃度となっており、第３領域の不純物濃度は１×１０１９ｃｍ−３以下となっている。さらに、第１領域７Ａと第２領域７Ｂは第３領域７Ｃを介して離間している。さらに第１領域７Ａの不純物濃度が、シリコンチャンネル層７と第１トンネル層８１Ａとの界面からシリコンチャンネル層７の厚み方向に単調に減少するようになっている。また、第２領域７Ｂの不純物濃度が、シリコンチャンネル層７と第２トンネル層８１Ｂとの界面からシリコンチャンネル層７の厚み方向に単調に減少するようになっている。
つまり、本実施形態の磁気抵抗効果素子１００は、シリコンチャンネル層７と、シリコンチャンネル層７上に第１トンネル層８１Ａを介して配置された磁化固定層１２Ａと、シリコンチャンネル層７上に第２トンネル層８１Ｂを介して配置された磁化自由層１２Ｂと、を備え、シリコンチャンネル層７のうちの第１トンネル層８１Ａとの界面に最も近い部分と第２トンネル層８１Ｂとの界面に最も近い部分の不純物濃度が、シリコンチャンネル層７全体の中で最も高くなっている。
第１領域７Ａの第１トンネル層８１Ａとの界面に最も近い部分と第２領域７Ｂの第２トンネル層８１Ｂとの界面に最も近い部分の不純物濃度が、シリコンチャンネル層７全体の中で最も高いため、シリコンチャンネル層７と第１トンネル層８１Ａ及び第２トンネル層８１Ｂの界面付近にスピンが減衰しやすい準位が生じることを抑制することが出来、良好なスピン伝導特性が得られ大きなスピン出力が得られる。また、シリコンチャンネル層７と第１トンネル層８１Ａ及び第２トンネル層８１Ｂの界面にスピンが局在することも抑制することができ、良好なスピン伝導特性が得られ大きなスピン出力が得られる。また、不純物濃度の高い第１領域と第２領域の存在により低い界面抵抗（シリコンチャンネル層７と第１トンネル層８１Ａ及び第２トンネル層８１Ｂとの界面の抵抗）を実現して低い素子抵抗を実現できる。したがって、磁気抵抗効果素子１００は高い磁気抵抗比を得ることができる。
磁気抵抗効果素子１００は、第３領域７Ｃの不純物濃度が１×１０１９ｃｍ−３以下となっている。この濃度を超える不純物濃度ではシリコンチャンネル層７が金属的な電気伝導を示し、スピンが減衰しやすい。第３領域７Ｃの不純物濃度を１×１０１９ｃｍ−３以下とすることで、良好なスピン伝導を示すことができる。
また、磁気抵抗効果素子１００は、ゲート電圧が印加される第４領域７Ｄを備えている。第４領域７Ｄにゲート電圧が印加されることによって、シリコンチャンネル層７の第４領域７Ｄの電気抵抗率を変化させることができる。純スピン流において、スピン出力ΔＶは次のように表される。
Figure 0006037051
 Ｐがシリコンチャンネル層７と磁化固定層１２Ａ及び磁化自由層１２Ｂの界面におけるスピン分極率、λＮがスピン拡散長、σがシリコンチャンネル層７の電気伝導率、Ａがシリコンチャンネル層７の断面積、Ｉは電流、ｄが電極間距離（磁化固定層１２Ａと磁化自由層１２Ｂとの間の距離）である。また、この式でスピン拡散長を電気伝導率と断面積で割った値はスピン抵抗と呼ばれる。電気伝導率が低ければ低いほどスピン出力が高くなることがわかる。第４領域７Ｄにゲート電圧を印加して第４領域７Ｄの電気伝導率を低く変化させることでより大きなスピン出力を得ることができる。さらに、シリコンチャンネル層７の電子濃度が低くなると、スピン拡散長を構成するスピン寿命も長くなるため、より大きな出力を得ることが可能である。
また、磁気抵抗効果素子１００は、第１領域７Ａと第２領域７Ｂの厚さは１０ｎｍ以下となっている。第１領域７Ａと第２領域７Ｂはシリコンチャンネル層７と第１トンネル層８１Ａ及び第２トンネル層８１Ｂの界面の抵抗を下げる効果がある。これによって、磁気抵抗効果素子の抵抗の最も大きな要素の一つである界面の抵抗の低下によって大きな磁気抵抗効果（磁気抵抗比）を得ることが可能である。逆に、第１領域７Ａと第２領域７Ｂの厚さが１０ｎｍを超える厚さであると、スピン偏極電流が第１領域７Ａと第２領域７Ｂを通り越す時のスピンの減衰が大きく、スピン伝導特性が悪化して磁気抵抗効果が劣化してしまう。
また、磁気抵抗効果素子１００は、第１領域７Ａが第１の凸部７ａに含まれ、第２領域７Ｂが第２の凸部７ｂに含まれている。第１領域７Ａと第２領域７Ｂの不純物濃度は第３領域７Ｃの不純物濃度以上である。よって、第１領域７Ａと第２領域７Ｂでは低い界面抵抗の実現が可能であるが、伝導するスピンは減衰しやすい。したがって、スピン偏極電流の方向と同じ方向である第１領域７Ａと第２領域７Ｂの厚さが薄いだけでなく、第１領域７Ａと第２領域７Ｂのスピン偏極電流の方向に垂直の方向の幅も狭い方が、第１領域７Ａと第２領域７Ｂにおけるスピンの減衰が小さくなる。また、スピン偏極電流が流れる方向に垂直な方向に純スピン流が流れると、スピン出力の低下に繋がるが、シリコンチャンネル層７の第１領域７Ａが第１の凸部７ａに含まれ、第２領域７Ｂが第２の凸部７ｂに含まれる場合には、スピン偏極電流が流れる方向に垂直な方向に純スピン流が流れることを抑制できるため、スピン出力の低下が抑制され、大きな磁気抵抗比を得ることができる。
シリコンチャンネル層７の第１領域７Ａと第２領域７Ｂの最大の不純物濃度が２×１０１９〜２×１０２０ｃｍ−３の範囲内であることが好ましい。シリコンチャンネル層７において不純物濃度が２×１０１９ｃｍ−３以上の場合、シリコンは縮退の半導体であり、金属的な振る舞いを示す。したがって、半導体の特徴である半導体界面におけるショットキー障壁の形成が抑制され、シリコンチャンネル層７と第１トンネル層８１Ａ及び第２トンネル層８１Ｂとの界面抵抗（もしくはシリコンチャンネル層７と磁化固定層１２Ａ及び磁化自由層１２Ｂの間の抵抗）が低下する。また、半導体界面におけるショットキー障壁の形成が抑制されることによって、半導体界面にスピンが局在してスピン伝導に寄与しないという問題が生じにくくなる。また、シリコンチャンネル層７の第１領域７Ａと第２領域７Ｂにおいて不純物濃度が２×１０２０ｃｍ−３よりも大きい場合、不純物濃度が高いことでスピンが減衰しやすくなりスピン伝導特性が悪化する。
シリコンチャンネル層７の第４領域７Ｄの不純物濃度が３×１０１８ｃｍ−３以下であることが好ましい。シリコンチャンネル層７の第４領域７Ｄは、ゲート電極からの電場によってキャリア濃度が変化する。ゲート電圧による電位変化によってキャリアが誘起されることによって、磁気抵抗効果素子１００はＭＯＳＦＥＴとしての機能を有することになる。ゲートの効果により、スピンが伝導するシリコンチャンネル層７の第４領域７Ｄの電気抵抗が変化し、これがスピン伝導に寄与する。ゲート電圧が印加される第４領域７Ｄは、ゲート電圧によるＯＮ／ＯＦＦ比が大きいことが望まれる。シリコンチャンネル層７の第４領域７Ｄの不純物濃度が３×１０１８ｃｍ−３以下であると、ゲート電圧によるＯＮ／ＯＦＦ比が大きくなる。また、第４領域７Ｄの不純物濃度が３×１０１８ｃｍ−３以下の場合、第４領域７Ｄは非縮退の半導体として機能し、電気伝導は拡散ドリフトになる。これによってスピンは電荷と共に良好な伝導をすることが可能になる。また、ゲートの効果で電子濃度が下がることによって、スピンが減衰しにくくなり、さらに良好なスピン伝導が可能になる。
シリコンチャンネル層７の第３領域７Ｃ及び第４領域７Ｄの不純物濃度が、第１領域７Ａ及び第２領域７Ｂからから離れるほど減少する、もしくは第１領域７Ａ及び第２領域７Ｂから離れても増大しないことが好ましい。シリコンチャンネル層７の第３領域７Ｃ及び第４領域７Ｄにおいて不純物濃度がピークを持つ構造だと、不純物濃度の高い第１領域７Ａ及び第２領域７Ｂの場合に比べて影響は小さいが、ピークの部分にスピンが減衰しやすい領域が形成され、スピン伝導特性上不利になる。スピンは不純物濃度が高いほど散乱されて減衰しやすいため、散乱によるスピンの減衰を抑制するためにはシリコンチャンネル層７は不純物濃度が低いことが好ましい。第３領域７Ｃ及び第４領域７Ｄの不純物濃度が第１領域７Ａ及び第２領域７Ｂからから離れるほど減少することで、スピンは不純物濃度が十分低い領域に到達し、ゲート電圧の効果を受けやすくなる。これによって、スピン出力をより増大させることが可能である。また、ゲート電圧の効果で、スピン出力を調整して出力することも可能になる。
磁化固定層１２Ａと第１領域７Ａとの間の面積抵抗と磁化自由層１２Ｂと第２領域７Ｂとの間の面積抵抗が１×１０６Ω・μｍ２未満であることが好ましい。それぞれの面積抵抗を系統的に変化させると、１×１０４Ω・μｍ２付近の面積抵抗で最も磁気抵抗比が高く、１×１０６Ω・μｍ２以上では急激に磁気抵抗比が下がる。磁気抵抗効果素子では抵抗値がバックグラウンドになるため、バックグラウンドを小さくするためには抵抗が小さい方が好ましい。ただし、トンネル層の膜厚が増大するとスピン分極率が高くなるためスピン出力が大きくなる。
磁気抵抗効果素子１００はＳｐｉｎ−ＭＯＳＦＥＴ、磁気ヘッド、スピントランジスタ、メモリ、センサ又は論理回路等に適用することができる。特に、Ｓｐｉｎ−ＭＯＳＦＥＴであることが好ましい。Ｓｐｉｎ−ＭＯＳＦＥＴとはＭＯＳＦＥＴのソース電極およびドレーン電極に強磁性材料を用いたデバイスであり、ソース電極およびドレーン電極のそれぞれの強磁性材料の磁化の向きの相対角の変化によって、素子の抵抗が変化するデバイスである。Ｓｐｉｎ−ＭＯＳＦＥＴの最大の特徴は，ソース電極とドレーン電極の磁化の状態に応じた不揮発な情報保持と再構成可能な出力特性である。特に，ＣＭＯＳ集積回路における重要な問題の１つであるスタティックパワーを大きく削減できる新規なアーキテクチャを実現できる。
磁気抵抗効果素子１００にさらに、新しい電極を設置することで新しい機能を付加することが出来る。図１６に示すスピン伝導素子５００のように、磁気抵抗効果素子１００の磁化固定層１２Ａと磁化自由層１２Ｂの外側に非磁性材料の第１参照電極２０Ａと非磁性材料の第２参照電極２０Ｂを設置し、純スピン流を利用したスピン伝導素子として磁気抵抗効果素子１００を利用することも可能である。純スピン流を用いたスピン伝導素子としては例えば、磁化固定層１２Ａと第１参照電極２０Ａの間を接続する電流源を設置して磁化固定層１２Ａ及び第１参照電極２０Ａの間にシリコンチャンネル層７を介して電流を流し、磁化固定層１２Ａと第２参照電極の間に発生する電圧を測定する電圧計を設置することで機能させることができる。なお、図１６に示したスピン伝導素子５００における領域７Ａ’及び領域７Ｂ’は、第１領域７Ａ及び第２領域７Ｂの不純物濃度と同様の不純物濃度を持つ領域であるが、第１参照電極２０Ａと第２参照電極２０Ｂの直下の領域７Ａ’、領域７Ｂ’及び領域７Ｃ’の不純物濃度は特に限定されない。
以上、第１実施形態に係る磁気抵抗効果素子１００について説明したが、本発明はこれに限定されない。例えば、磁気抵抗効果素子１００において、シリコンチャンネル層７上の絶縁層８上に電極を設置して、シリコンチャンネル層７上部からゲート電圧を印加する構成とすることもできる。また、図３に示す磁気抵抗効果素子２００のように、シリコンチャンネル層７のスピン偏極電流の流れる経路の近くに側壁が存在していなくても機能する。但し、この場合は、スピン偏極電流からシリコンチャンネル層７に生成する電荷を伴わない純スピン流に起因して、図１及び図２に示す磁気抵抗効果素子１００の構造よりも出力特性は悪化する。すなわち、磁気抵抗効果素子１００ではシリコンチャンネル層７に注入されたスピン偏極電流によって生成された純スピン流は、スピン偏極電流と逆方向に伝搬することができるが、伝搬してもすぐに側壁が存在するため、それ以上純スピン流が流出しない。磁気抵抗効果素子２００では生成された純スピン流は、近くに側壁が無いため、シリコンチャンネル層７の側壁に到達するまで長い距離を流れる。この純スピン流の流れが出力特性の悪化の原因である。
シリコン基板１に電流を流すことでシリコンチャンネル層７に電場を印加することができる。従って、スピン偏極電流のスピンの偏極方向を調節することが可能となる。なお、絶縁層８として、シリコン酸化膜を用いる例を示したが、絶縁層８は、絶縁性材料からなれば良い。例えば、絶縁層８としてシリコン窒化膜などが挙げられる。
磁化固定層１２Ａ及び磁化自由層１２Ｂに形状異方性によって保磁力差を付けるのではなく、例えば、磁化固定層１２Ａ上に反強磁性層を更に備えても良い。反強磁性層は、磁化固定層１２Ａの磁化の向きを固定するものとして機能する。反強磁性層が磁化固定層と交換結合することにより、磁化固定層の磁化方向に一方向異方性を付与することが可能となる。この場合、反強磁性層を設けない場合よりも、高い保磁力を一方向に有する磁化固定層が得られる。反強磁性層に用いられる材料は、磁化固定層に用いられる材料に合わせて選択される。例えば、反強磁性層の材料として、Ｍｎを用いた反強磁性を示す合金、具体的にはＭｎと、Ｐｔ，Ｉｒ，Ｆｅ，Ｒｕ，Ｃｒ，Ｐｄ，及びＮｉのうちから選ばれる少なくとも一つの元素とを含む合金が挙げられる。具体的には、例えば、ＩｒＭｎ、ＰｔＭｎが挙げられる。
また、半導体材料としてシリコンを用いた磁気抵抗効果素子を説明したが、本発明は半導体材料としてガリウム砒素（ＧａＡｓ）を用いても実現可能である。この場合、シリコン基板１の代わりにＧａＡｓ基板を用い、シリコン酸化膜２の代わりにＧａＡｓ酸化膜を用い、シリコンチャンネル７の代わりにＧａＡｓチャンネルを用いればよい。また、半導体材料としては、シリコンとゲルマニウムの化合物でもよい。
以下、実施例１から５に基づいて本発明をより具体的に説明するが、本発明は以下の実施例１から５に限定されるものではない。
（実施例１）
実施例１の磁気抵抗効果素子として、第１実施形態の磁気抵抗効果素子１００を以下のように作製した。シリコン基板１、シリコン酸化層２（厚さ２００ｎｍ）及びシリコンチャンネル層７（厚さ１００ｎｍ）からなるＳＯＩ基板を準備した。フォトリソグラフィー法により、ＳＯＩ基板にアライメントマークを作製した。
まず、第１のイオン注入を行った。第１のイオン注入は図１において、シリコンチャンネル層の第４領域７Ｄの不純物濃度を決めるために行った。具体的には、シリコンチャンネル層７全体に、ｎ型の導電性を付与するための不純物イオン注入を高いエネルギーでシリコンチャンネル層７の上面全面から行った。不純物として、リンを用いた。そして、アニールにより不純物を拡散させて、シリコン膜の電子濃度の調整を行った。アニール温度は９００℃であり、保持時間は１時間とした。シリコンチャンネル層７全体の平均の不純物濃度が１×１０１８ｃｍ−３となるようにした。
次に、第２のイオン注入を行った。第２のイオン注入は図１において、シリコンチャンネル層の第１領域７Ａ、第２領域７Ｂ及び領域７Ｃ’の不純物濃度を決めるために行った。具体的には、ｎ型の導電性を付与するための不純物イオン注入をシリコンチャンネル層７の上面全面から行った。不純物として、リンを用いた。また、第２のイオン注入時に用いるイオンの加速エネルギーは第１のイオン注入時よりも弱いエネルギーを選択した。第２のイオン注入を行った際の最大の不純物濃度は２×１０２０ｃｍ−３となるようにした。アニール温度は９００℃であり、保持時間は１分とした。
その後、洗浄により、シリコンチャンネル層７の表面の付着物、有機物、及び酸化膜の除去をした。洗浄液として、ＨＦを用いた。
次に、シリコンチャンネル層７の最表面の不純物濃度が最大になるようにシリコンチャンネル層７のエッチングを行った。エッチングはイオンミリングによって実施した。シリコンチャンネル層７へのダメージを低減させるため、イオンビームの入射角を調整して、イオンミリングを行った。イオンビームをシリコンチャンネル層７とほぼ平行に入射し、イオンビームの発散角の成分で緩やかにシリコンをエッチングした。この方法でシリコンチャンネル層７の最表面を５ｎｍ削った。その後、処理基板を大気中に２４時間以上放置し、シリコン表面を自然酸化させた。
シリコンチャンネル層７の最表面の不純物濃度が最大になるようにシリコンチャンネル層７のエッチングを行う方法はこの方法に限定されない。例えば、酸化と酸化膜除去を薬液で行いシリコンチャンネル層７をエッチングする方法もある。または、化学機械研磨（ＣＭＰ）を用いる方法もある。
ＨＦを用いてシリコンチャンネル層７の表面の自然酸化膜を除去した後、シリコンチャンネル層７の不純物濃度分布を調査するためにＳＩＭＳ（二次イオン質量分析法）によって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。シリコンチャンネル層７の最表面とは、シリコン基板１から最も離れたシリコンチャンネル層７の表面であり、図１に示す磁気抵抗効果素子１００では、第１の凸部７ａ及び第２の凸部７ｂの表面が相当する。実施例１のＳＩＭＳの結果が図４である。シリコンチャンネル層７の最表面の不純物濃度が最も高く、その不純物濃度は２×１０２０ｃｍ−３であった。また、シリコンチャンネル層７の不純物濃度は、最表面から１０ｎｍ程度の深さの範囲で急激に減少し、１０ｎｍ以上の深さでは緩やかに不純物濃度が減少した。また、深さ４０ｎｍ以上の深さで不純物濃度は３×１０１８ｃｍ−３以下であった。
ＨＦを用いてシリコンチャンネル層７の表面の自然酸化膜を除去した後のシリコンチャンネル層７上に、第１トンネル層８１Ａ及び第２トンネル層８１Ｂとなる酸化マグネシウム膜（厚さ１．４ｎｍ）を超高真空電子ビーム蒸着法により成膜した。さらに、酸化マグネシウム膜上に、鉄膜（厚さ１０ｎｍ）、チタン膜、及びタンタル膜をこの順にＭＢＥ法により成膜した。なお、チタン膜及びタンタル膜は、磁化固定層１２Ａ及び磁化自由層１２Ｂとなる鉄膜の酸化による特性劣化を抑制するためのキャップ層である。チタン膜及びタンタル膜はアモルファスであるため、鉄膜の結晶性への影響は少ない。
磁化固定層１２Ａ及び磁化自由層１２Ｂとなる部分の両方を含み、Ｙ方向が長軸となるような長方形の形にレジストが残るようにパターニングを行った。この時のレジストのサイズは２３μｍ×３００μｍとした。イオンミリングでシリコンチャンネル層７が露出するまでシリコンの自然酸化膜を削った後、シリコンの異方的なエッチング法を用いてレジスト下のシリコンチャンネル層７以外の部分を取り除く。但し、アライメントマークが残るように予めアライメントマークを処理しておく。シリコンチャンネル層７の側面は異方的エッチングにより（１１１）面が露出しており、シリコンチャンネル層７の側面の傾斜角度は、図１のようにＺ方向に対しておよそ５５度の角度となる。また、得られたシリコンチャンネル層７の側面を酸化させて、シリコン酸化膜による絶縁層８を形成した。
磁化固定層１２Ａ及び磁化自由層１２Ｂの部分にレジストのパターニングを行った。その後、レジストから露出した部分の、シリコンチャンネル層７、酸化マグネシウム膜、鉄膜、チタン膜及びタンタル膜をイオンミリングにより削った。なお、シリコンチャンネル層７はシリコンチャンネル層７と酸化マグネシウム膜の界面から、さらに４５ｎｍを削った。磁気異方性の差をつけるため、磁化固定層１２Ａのサイズは２１μｍ×０．３μｍとし、磁化自由層１２Ｂのサイズは２１μｍ×２μｍとした。磁化固定層１２Ａ及び磁化自由層１２Ｂと第１トンネル層８１Ａ及び第２トンネル層８１Ｂと露出したシリコンチャンネル層７の側壁とシリコンチャンネル層７の上面には絶縁層８として酸化シリコンを形成した。この状態を示したのが図１及び図２である。
実施例１の磁気抵抗効果素子の測定結果を図５に示す。測定は磁化自由層１２Ｂ及び磁化固定層１２Ａの間を接続するように電流源及び電圧計をそれぞれ設置し、磁化自由層１２Ｂ及び磁化固定層１２Ａの磁化容易軸方向に磁場を掃引しながら行った。なお、実施例１の磁気抵抗効果素子では磁化自由層１２Ｂ及び磁化固定層１２Ａの長軸がＸ方向であり、この方向に磁場を掃引した。図５の矢印は、磁場をプラスの方向に磁場掃引した場合とマイナスの方向に掃引した場合を示している。印加した電流は１ｍＡの定電流であり、電圧の変化を測定した。また、電流と電圧の関係から求められた最低抵抗値と最高抵抗値を用いて、磁気抵抗比を決定した。図５は、磁気抵抗比を縦軸に、磁場を横軸に示したグラフである。また、図５の縦軸では最小の抵抗値を基準として算出した磁気抵抗比を示している。図５の角型で示されたピークのトップとボトムの差から、実施例１では４．６％の磁気抵抗比が得られた。
実施例１の磁気抵抗効果素子のゲート効果の測定結果を図６に示す。測定は磁化自由層１２Ｂ及び磁化固定層１２Ａの間を接続するように電流源及び電圧計をそれぞれ設置して行った。さらに、図１のシリコン酸化層２を介してシリコン基板１とシリコンチャンネル層７の第４領域７Ｄの間にゲート電圧が印加されるように電圧源を設置し、シリコン基板１をバックゲート電極とした。磁化自由層１２Ｂと磁化固定層１２Ａの間の電流と電圧の関係についてゲート電圧を印加しながら測定を行った。なお、図６において太い実線はゲート電圧がゼロであるときの結果を示している。図６より実施例１の磁気抵抗効果素子はゲート電圧によって磁化自由層１２Ｂと磁化固定層１２Ａの間の電流と電圧の関係が変化していることがわかる。
実施例１の磁気抵抗効果素子の磁気抵抗比のゲート電圧依存性を図７に示す。測定方法は図６を得た測定と同じ方法で測定した。但し、印加した電流は１ｍＡとし、磁場をＸ方向に掃引しながら評価を行った。得られた結果から図５のデータ処理時と同様に磁気抵抗比を求め、ゲート電圧に対して磁気抵抗比をプロットしたのが図７である。磁気抵抗比はゲート電圧に応じて変化している。ゲート電圧が印加されてシリコンチャンネル層７の抵抗率が下がると、磁気抵抗比は減少し、シリコンチャンネル層７の抵抗率が上がると、磁気抵抗比は増大する。これはＳｐｉｎ−ＭＯＳＦＥＴの動作をしていることを示している。
（実施例２）
実施例１と以下の点を除いて同様の方法で実施例２の磁気抵抗効果素子の作製をした。実施例１に対し、第１のイオン注入は行わず、第２のイオン注入のみを行った。第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度が５×１０２０ｃｍ−３となるようにした。アニール温度は９００℃であり、保持時間を１から１２０分の範囲内で９種類異ならせた磁気抵抗効果素子を作製した。実施例１と同様にシリコンチャンネル層７の最表面をエッチングし、シリコンチャンネル層７の最表面を５ｎｍ削った。
シリコンチャンネル層７の不純物濃度分布を調査するためにＳＩＭＳによって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。アニール時の保持時間６０分の場合のＳＩＭＳの結果が図８である。シリコンチャンネル層７の最表面において不純物濃度が最も高く、その不純物濃度は２×１０２０ｃｍ−３であった。なお、深さ１０ｎｍにおける不純物濃度は６．９×１０１９ｃｍ−３であり、深さ２４ｎｍ以上で不純物濃度が１×１０１９ｃｍ−３を下回った。
同様に、それぞれのアニール時間の処理を実施した磁気抵抗効果素子をＳＩＭＳで評価し、不純物濃度が１×１０１９ｃｍ−３になるシリコンチャンネル層７の最表面からの深さを測定した。また、実施例１と同様に磁気抵抗比を評価した。図９は、１×１０１９ｃｍ−３になる深さと磁気抵抗比の関係を示した図である。
不純物濃度が１×１０１９ｃｍ−３になる深さが１０ｎｍ以下で磁気抵抗比が急激に増大しており、この条件が最適であることがわかる。
（実施例３）
図１０に実施例３の磁気抵抗効果素子の素子構造を示す。実施例３の磁気抵抗効果素子を以下の点を除いて実施例１と同様に作製した。実施例１に対し、第２のイオン注入時に、磁化固定層１２Ａ及び磁化自由層１２Ｂが形成される領域にのみ選択的に不純物イオン注入をシリコンチャンネル層７の上面から行った。また、磁化固定層１２Ａ及び磁化自由層１２Ｂの部分にレジストのパターニングを行った後、レジストから露出した部分の、酸化マグネシウム膜、鉄膜、チタン膜及びタンタル膜をイオンミリングにより削った。すなわち、実施例１とは異なり、シリコンチャンネル層７は削らず、酸化マグネシウム膜まで削ったところでイオンミリングを止めるように調整した。
実施例１と同様に磁気抵抗比を評価したところ、磁気抵抗比は３．４％であった。
（実施例１と実施例３の比較）
実施例１と実施例３の差異はシリコンチャンネル層７の第１領域７Ａ及び第２領域７Ｂが凸部に含まれるか否かである。第１領域７Ａ及び第２領域７Ｂが凸部に含まれない実施例３では実施例１に比べて磁気抵抗比が若干減少しており、第１領域７Ａ及び第２領域７Ｂが凸部に含まれることが有効であることがわかる。これはシリコンチャンネル層７の凸部に第１領域７Ａと第２領域７Ｂが設置されることで、スピン流が伝導する方向と垂直方向へのスピンの拡散が抑制できる効果があるからと考えることができる。
（実施例４）
実施例１と以下の点を除いて同様の方法で実施例４の磁気抵抗効果素子の作製をした。実施例１に対し、第２のイオン注入を行う際の不純物の打ち込み量を異ならせ、第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度が８×１０１８、１×１０１９、２×１０１９、４×１０１９、５×１０１９、８×１０１９、２×１０２０、３×１０２０、５×１０２０ｃｍ−３とした９種類の磁気抵抗効果素子を作製した。アニール温度は９００℃であり、保持時間は１分とした。
シリコンチャンネル層７の不純物濃度分布を調査するためにＳＩＭＳによって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度が５×１０２０ｃｍ−３の場合のＳＩＭＳの測定結果が図１１である。不純物分布は実施例１と同様であるが、シリコンチャンネル層７の最表面において不純物濃度が最も高く、その不純物濃度は５×１０２０ｃｍ−３であった。
同様に、それぞれの不純物濃度の不純物の注入を実施した磁気抵抗効果素子をＳＩＭＳで評価した。また、実施例１と同様に磁気抵抗比を評価した。図１２が実施例４の磁気抵抗効果素子の第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度であるシリコンチャンネル層７の最表面の不純物濃度と磁気抵抗比の関係を示した図である。
第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度が２×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲で磁気抵抗比が高く、第１領域７Ａ及び第２領域７Ｂの最大の不純物濃度の最適な電子濃度がこの範囲であることを示している。
（比較例１）
比較例１の磁気抵抗効果素子を以下の点を除いて実施例１と同様の方法で作製した。実施例１に対して、第１のイオン注入と第２のイオン注入の工程の間に新たなイオン注入の工程を設けた。新たなイオン注入の工程では、最大の不純物濃度が１×１０１９ｃｍ−３となるようにシリコンチャンネル層７の上面全面から不純物を打ち込み、イオン注入のエネルギーは第１のイオン注入と第２のイオン注入の工程の間のエネルギーを用いた。アニール温度は９００℃であり、保持時間は５分とした。
シリコンチャンネル層７の不純物濃度分布を調査するためにＳＩＭＳによって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。比較例１のＳＩＭＳの測定結果が図１３である。不純物濃度分布は実施例１と類似しているが、新たなイオン注入を行ったことで深さ２０ｎｍ付近を新たなピークとした不純物濃度が高い場所が形成されている。この新たなピークの不純物濃度は１．６×１０１９ｃｍ−３であった。なお、深さ１０ｎｍの不純物濃度は６×１０１８ｃｍ−３であった。
実施例１と同様の方法で素子評価を行った。磁気抵抗測定から得られた磁気抵抗比は０．１％であった。
（比較例２）
比較例２の磁気抵抗効果素子を以下の点を除いて実施例１と同様の方法で作製した。実施例１に対し、シリコンチャンネル層７の最表面を削る工程を行わなかった。なお、酸化マグネシウムを成膜する前にシリコンチャンネル層７の最表面の自然酸化膜はＨＦを用いて除去した。
シリコンチャンネル層７の不純物濃度分布を調査するためにＳＩＭＳによって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。比較例２のＳＩＭＳの測定結果が図１４である。シリコンチャンネル層７の最表面から５ｎｍの深さにおいて不純物濃度が最も高く、その不純物濃度は２×１０２０ｃｍ−３であった。また、シリコンチャンネル層７の不純物濃度は、５〜２０ｎｍの深さの範囲で急激に変化を示し、２０ｎｍ以上の深さでは緩やかに不純物濃度が減少した。なお、深さ１０ｎｍにおける不純物濃度は２×１０１９ｃｍ−３であった。また、深さ４５ｎｍ以上の深さで不純物濃度は３×１０１８ｃｍ−３以下であった。
実施例１と同様の方法で素子評価を行った。磁気抵抗測定から得られた磁気抵抗比は０．０１％であった。
（比較例３）
比較例３の磁気抵抗効果素子を以下の点を除いて実施例１と同様の方法で作製した。実施例１に対し、第１のイオン注入において、シリコンチャンネル層７全体の平均の不純物濃度が１×１０１９ｃｍ−３となるようにした。
シリコンチャンネル層の不純物濃度分布を調査するためにＳＩＭＳによって、シリコンチャンネル層７の最表面からの深さ方向に対する不純物としてのリンの濃度分布を評価した。比較例３のＳＩＭＳの測定結果が図１５である。シリコンチャンネル層７の最表面において不純物濃度が最も高く、不純物濃度は２．５×１０２０ｃｍ−３であった。また、シリコンチャンネル層７の不純物濃度は、最表面から１０ｎｍ程度の深さの範囲で急激に減少し、１０ｎｍ以上の深さでは緩やかに不純物濃度が減少した。なお、深さ１０ｎｍにおける不純物濃度は２．２×１０１９ｃｍ−３であり、それ以上の深さの不純物濃度は１．１〜２．２×１０１９ｃｍ−３であった。
実施例１と同様の方法で素子評価を行った。磁気抵抗測定から得られた磁気抵抗比は０．０５％であった。
（実施例１と比較例１〜３の比較）
実施例１と比較例２ではシリコンチャンネル層７とトンネル層（第１トンネル層８１Ａ及び第２トンネル層８１Ｂ）の界面付近の不純物分布が異なる。実施例１ではシリコンチャンネル層７の最表面の不純物濃度が最も高く、シリコンチャンネル層７とトンネル層の界面から離れるほど不純物濃度が下がっている。比較例２ではシリコンチャンネル層７の最表面から不純物濃度が増大し、シリコンチャンネル層７内の５ｎｍ付近で不純物濃度が最大となった後、不純物濃度が減少する不純物濃度分布である。すなわち、シリコンチャンネル層７とトンネル層の界面に最も近いシリコンチャンネル層７の不純物濃度が最も高い不純物濃度分布の場合に、高い磁気抵抗比を得ることができることを示している。
実施例１と比較例３では第１領域７Ａ及び第２領域７Ｂの不純物濃度分布は類似しているが、第３領域７Ｃ及び第４領域７Ｄに相当する領域の不純物濃度分布が異なる。実施例１ではシリコンチャンネル層７の最表面から６ｎｍ付近で不純物濃度が１×１０１９ｃｍ−３以下になっているが、比較例３ではシリコンチャンネル層７の最表面から６ｎｍ付近で不純物濃度が２．６×１０１９ｃｍ−３であり、さらに深い場所でも不純物濃度がほとんど減少しない。このことから、高い磁気抵抗比を得るためには第３領域及び第４領域の不純物濃度が少なくとも１×１０１９ｃｍ−３以下になっていることが好ましいことがわかる。
実施例１と比較例１ではシリコンチャンネル層７の不純物濃度の減少の仕方が異なる。実施例１ではシリコンチャンネル層７とトンネル層の界面のシリコンチャンネル層７の最表面の不純物濃度が最も高く、シリコンチャンネル層７の最表面から離れるほど不純物濃度が減少している。比較例１では第１領域７Ａ及び第２領域７Ｂの不純物濃度分布は実施例１と類似しているが、第３領域７Ｃに相当する領域において不純物濃度分布に新たなピークを持つ構造になっている。このことから、シリコンチャンネル層７とトンネル層の界面のシリコンチャンネル層７の最表面の不純物濃度が最も高く、シリコンチャンネル層７の最表面から離れるほど不純物濃度が減少していることが、高い磁気抵抗比を得るためには好ましいことがわかる。
（実施例５）
実施例５の磁気抵抗効果素子を以下の点を除いて実施例１と同様の方法で作製した。実施例１に対し、酸化マグネシウム膜の膜厚を０．８４〜１．８４ｎｍの範囲内で変化させることで、シリコンチャンネル層７と磁化固定層１２Ａ及び磁化自由層１２Ｂの間の面積抵抗（ＲＡ）を変化させた実験を行った。
図１６に示したように、磁化固定層１２Ａと磁化自由層１２Ｂの外側に第１参照電極２０Ａと第２参照電極２０Ｂを新たに設置した。なお、第１参照電極２０Ａ及び第２参照電極２０Ｂの材料は、シリコンチャンネル層７に対して低い界面抵抗を示す非磁性金属材料である。例えば、アルミニウムなどが挙げられる。
磁気抵抗比は実施例１と同様に測定を行った。この時の測定電流は１ｍＡであった。また、磁化自由層１２Ｂとシリコンチャンネル層７（第２領域７Ｂ）の間の面積抵抗を以下のようにして測定した。磁化自由層１２Ｂを電流と電圧の共通の電極として電流端子の一方と電圧端子の一方を磁化自由層１２Ｂに接続し、電流端子の他方を参照電極２０Ａと接続し、電圧端子の他方を参照電極２０Ｂに接続した。このときに観測された電圧から、磁化自由層１２Ｂとシリコンチャンネル層７（第２領域７Ｂ）の間の面積抵抗を求めた。同様に、磁化固定層１２Ａを電流と電圧の共通の電極として電流端子の一方と電圧端子の一方を磁化固定層１２Ａに接続し、電流端子の他方を参照電極２０Ｂと接続し、電圧端子の他方を参照電極２０Ａに接続して、このときに観測された電圧から、磁化固定層１２Ａとシリコンチャンネル層７（第１領域７Ａ）の間の面積抵抗を求めた。
酸化マグネシウム膜の膜厚に対する磁気抵抗比及び面積抵抗の結果を表１に示す。なお、膜厚は設計値である。各膜厚の例において、磁化自由層１２Ｂとシリコンチャンネル層７の間の面積抵抗と磁化固定層１２Ａとシリコンチャンネル層７の間の面積抵抗はほぼ同じ値になっている。
Figure 0006037051
図１７は磁気抵抗比と磁化自由層１２Ｂとシリコンチャンネル層７の間の面積抵抗の関係を示した図である。１×１０６Ω・μｍ２以上の面積抵抗では磁気抵抗効果が観測されなくなっており、磁化自由層１２Ｂとシリコンチャンネル層７（第２領域７Ｂ）の間の面積抵抗及び磁化固定層１２Ａとシリコンチャンネル層７（第１領域Ａ）の間の面積抵抗は１×１０６Ω・μｍ２未満であることが好ましいことがわかる。
以上のように、実施例１及び実施例５の磁気抵抗効果素子は磁化固定層１２Ａと磁化自由層１２Ｂのそれぞれの磁化の向きの相対角によって磁気抵抗効果を生じ、ゲート電圧を印加することによってＭＯＳＦＥＴ動作を示す。さらに、ゲート電圧に対応した磁気抵抗効果の変化も示しており、実施例１及び実施例５の素子はＳｐｉｎ−ＭＯＳＦＥＴとして機能する。
さらに、実施例１の磁気抵抗効果素子に、磁化固定層１２Ａと磁化自由層１２Ｂの外側に第１参照電極２０Ａと第２参照電極２０Ｂを新たに設置した実施例５の素子は、純スピン流を利用したスピン伝導素子として利用することも可能である。純スピン流を用いたスピン伝導素子としては例えば、磁化固定層１２Ａと第１参照電極２０Ａの間を接続する電流源を設置して磁化固定層１２Ａ及び第１参照電極２０Ａの間にシリコンチャンネル層７を介して電流を流し、磁化固定層１２Ａと第２参照電極２０Ｂの間に発生する電圧を測定する電圧計を設置することで機能させることができる。
１…シリコン基板、２…シリコン酸化膜、３…半導体チャンネル層、７…シリコンチャンネル層、７ａ…第１の凸部、７ｂ…第２の凸部、７ｃ…シリコンチャンネル層の主部、７Ａ…第１領域、７Ｂ…第２領域、７Ｃ …第３領域、７Ｄ…第４領域、１２Ａ…磁化固定層、１２Ｂ…磁化自由層、２０Ａ…第１参照電極、２０Ｂ…第２参照電極、８１Ａ…第１トンネル層、８１Ｂ…第２トンネル層、１００，２００…磁気抵抗効果素子、５００…スピン伝導素子

Claims (9)

  1. 半導体チャンネル層と、
    前記半導体チャンネル層上に第１トンネル層を介して配置された磁化固定層と、
    前記半導体チャンネル層上に第２トンネル層を介して配置された磁化自由層と、を備え、
    前記半導体チャンネル層は、前記第１トンネル層との界面を含む第１領域と、前記第２トンネル層との界面を含む第２領域と、第３領域とから実質的になり、
    前記第１領域と前記第２領域の不純物濃度は１×１０１９ｃｍ−３を超える濃度であり、
    前記第３領域の不純物濃度は１×１０１９ｃｍ−３以下であり、
    前記第１領域と前記第２領域は前記第３領域を介して離間しており、
    前記第１領域と前記第２領域の不純物濃度が、前記半導体チャンネル層の厚み方向に、それぞれ前記半導体チャンネル層と前記第１トンネル層との界面、及び前記半導体チャンネル層と前記第２トンネル層との界面から単調に減少することを特徴とする磁気抵抗効果素子。
  2. 前記第１領域と前記第２領域の厚さが１０ｎｍ以下であることを特徴とする請求項１に記載の磁気抵抗効果素子。
  3. 前記半導体チャンネル層は第１の凸部と第２の凸部を有し、
    前記第１領域は前記第１の凸部に含まれ、前記第２領域は前記第２の凸部に含まれることを特徴とする請求項１または２に記載の磁気抵抗効果素子。
  4. 前記第１領域と前記第２領域の最大の不純物濃度が２×１０１９〜２×１０２０ｃｍ−３の範囲内であることを特徴とする請求項１〜３のいずれか一項に記載の磁気抵抗効果素子。
  5. 前記第３領域はゲート電圧が印加される第４領域を含み、
    前記第４領域の不純物濃度が３×１０１８ｃｍ−３以下であることを特徴とする請求項１〜４のいずれか一項に記載の磁気抵抗効果素子。
  6. 前記第３領域及び前記第４領域の不純物濃度が、前記第１領域及び前記第２領域から離れるほど減少する、もしくは前記第１領域及び前記第２領域から離れても増大しないことを特徴とする請求項５に記載の磁気抵抗効果素子。
  7. 前記磁化固定層と前記第１領域との間の面積抵抗と前記磁化自由層と前記第２領域との間の面積抵抗がそれぞれ１×１０６Ω・μｍ２未満であることを特徴とする請求項１〜６のいずれか一項に記載の磁気抵抗効果素子。
  8. 請求項１〜７のいずれか一項に記載の磁気抵抗効果素子を用いたＳｐｉｎ−ＭＯＳＦＥＴ。
  9. 請求項１〜８のいずれか一項に記載の磁気抵抗効果素子と、
    前記磁化固定層と前記磁化自由層の外側の前記磁化固定層側に設けられた非磁性の材料の第１参照電極と、
    前記磁化固定層と前記磁化自由層の外側の前記磁化自由層側に設けられた非磁性の材料の第２参照電極を備えたことを特徴とする、
    純スピン流を用いたスピン伝導素子。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6439413B6 (ja) * 2014-12-01 2019-01-30 Tdk株式会社 磁気センサ、磁気ヘッド及び生体磁気センサ
US20170288131A1 (en) * 2016-03-29 2017-10-05 Globalfoundries Singapore Pte. Ltd. Integrated hall effect sensors with voltage controllable sensitivity
JP6814965B2 (ja) 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226063A (ja) * 2009-03-25 2010-10-07 Toshiba Corp スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
JP2010287666A (ja) * 2009-06-10 2010-12-24 Tdk Corp スピン伝導素子
JP2012227439A (ja) * 2011-04-21 2012-11-15 Tdk Corp スピン伝導素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011744B1 (ko) * 1992-11-04 1997-07-15 마쯔시다덴기산교 가부시기가이샤 상보형 반도체장치 및 그 제조방법
JP4143644B2 (ja) 2003-03-26 2008-09-03 独立行政法人科学技術振興機構 スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路
US7411235B2 (en) 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
JP4744934B2 (ja) 2004-06-16 2011-08-10 株式会社東芝 スピントランジスタ
JP4599259B2 (ja) * 2005-09-20 2010-12-15 株式会社東芝 磁気素子及びこれを用いた磁気信号処理装置
JP4384196B2 (ja) * 2007-03-26 2009-12-16 株式会社東芝 スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ
JP4580966B2 (ja) 2007-08-24 2010-11-17 株式会社東芝 ホイスラー合金を有する積層体、この積層体を用いたスピンｍｏｓ電界効果トランジスタ及びトンネル磁気抵抗効果素子
JP4996390B2 (ja) * 2007-08-28 2012-08-08 株式会社東芝 スピンｆｅｔ及び磁気抵抗効果素子
JP5651826B2 (ja) * 2010-09-03 2015-01-14 Tdk株式会社 スピン注入電極構造、スピン伝導素子及びスピン伝導デバイス
WO2013122024A1 (ja) * 2012-02-14 2013-08-22 Tdk株式会社 スピン注入電極構造及びそれを用いたスピン伝導素子
WO2015076187A1 (ja) * 2013-11-20 2015-05-28 Tdk株式会社 磁気抵抗効果素子、Ｓｐｉｎ－ＭＯＳＦＥＴ、磁気センサ及び磁気ヘッド

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226063A (ja) * 2009-03-25 2010-10-07 Toshiba Corp スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
JP2010287666A (ja) * 2009-06-10 2010-12-24 Tdk Corp スピン伝導素子
JP2012227439A (ja) * 2011-04-21 2012-11-15 Tdk Corp スピン伝導素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7015000256; Ｔｏｍｏｙｕｋｉ ＳＡＳＡＫＩ， ｅｔ ａｌ．: 'Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｓｐｉｎ ｓｉｇｎａｌｓ ｉｎ ｓｉｌｉｃｏｎ ｂｅｔｗｅｅｎ ｎｏｎｌｏｃａｌ ｆｏｕｒ-ｔｅｒｍｉｎａｌ ａｎｄ ｔｈｒｅｅ-ｔｅｒｍｉｎａｌ ｍｅｔｈｏｄｓ' Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ９８, 20110106, ０１２５０８-１-０１２５０８-３ *

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