CN105745737B - 平面异质器件 - Google Patents

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Abstract

在实施例中，第二半导体层被转移(例如，使用层转移技术)到第一半导体层的顶部上。第二层被图案化成期望的阱。在这些阱之间，暴露第一层。所暴露的第一层外延生长到所转移的第二层的水平高度，以完成包括S1和S2两者的平面异质衬底。可以利用异质材料，以使得例如由III‑V材料或IV材料的其中之一构成的P沟道器件与由III‑V材料或IV材料的其中之一构成的N沟道器件共面。实施例不需要晶格参数符合，这是因为第二层被转移到第一层上。此外，不存在(或存在很少)缓冲体和/或异质外延。本文中还描述了其它实施例。

Description

平面异质器件
技术领域
实施例涉及一种晶格失配的半导体器件。
背景技术
可以通过在元素硅(Si)衬底上生长例如高质量III-V半导体或者在Si衬底上生长IV半导体来实现各种电子器件和光电子器件。能够实现III-V材料或IV材料的性能优点的表面层可以集结各种高性能电子器件，例如由极其高的迁移率的材料(例如，但不限于，锑化铟(InSb)、砷化铟(InAs)、锗(Ge)、和硅锗(SiGe))制成的CMOS和量子阱(QW)晶体管。光学器件(例如，激光器、检测器和光伏器件)以及电子器件也可以由各种其它直接带隙材料(例如，但不限于，砷化镓(GaAs)和砷化铟镓(InGaAs))制成。
然而，III-V和IV材料在Si衬底上的生长存在许多挑战。由III-V半导体外延(EPI)层与Si半导体衬底或者IV半导体EPI层与Si半导体衬底之间的晶格失配、非极性上极性失配、以及热失配产生晶体缺陷。当EPI层与衬底之间的晶格失配超过百分之几时，由失配引起的应变变得过大，并在EPI层中产生缺陷。一旦膜厚度大于临界厚度(即，膜在该厚度之下完全应变并且在该厚度之上部分弛豫)，通过在膜和衬底界面处以及在EPI膜中创建错配位错来使应变弛豫。EPI晶体缺陷可以是穿透位错(threading dislocations)、堆垛层错和孪晶的形式。许多缺陷(尤其是穿透位错和孪晶)趋向于传播到其中半导体器件被制造的“器件层”中。通常，缺陷产生的严重性和III-V半导体与Si衬底或者IV半导体与Si衬底之间的晶格失配的量相关联。
附图说明
根据所附权利要求书、以下一个或多个示例性实施例的具体实施方式、以及对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：
图1描绘了传统的纵横比局限结构，并且图2描绘了传统的晶格失配桥接缓冲体；
图3-图11包括用于本发明的实施例中的平面异质衬底的工艺流程；
图12-图16包括用于本发明的实施例中的平面异质衬底的另一个工艺流程；
图17-图22包括用于本发明的实施例中的平面异质衬底的另外的工艺流程；
图23包括本发明的实施例中的平面异质衬底；
图24包括本发明的实施例中的另外的平面异质衬底；以及
图25包括本发明的实施例中的器件形成过程。
具体实施方式
现在参照附图，其中，类似的结构可以被提供有类似后缀的附图标记。为了更清楚地示出各实施例的结构，本文中所包括的附图是对半导体/电路结构的图示表示。因此，所制造的集成电路结构的实际外观(例如，在显微照片中)可以不同，但仍然包含所例示的实施例的请求保护的结构。此外，附图可能仅示出了有助于理解所例示的实施例的结构。可能并未包括本领域中公知的另外的结构，以保持附图的清晰。例如，不必要示出半导体器件的每一层。“实施例”、“各实施例”等等指示如此描述的一个或多个实施例可以包括特定特征、结构、或特性，但并不是每个实施例都必须要包括该特定特征、结构、或特征。某些实施例可以具有针对其它实施例所描述的特征中的某些特征、全部特征或不具有这些特征。“第一”、“第二”、“第三”等等描述了共同的对象，并指示所指代的类似对象的不同实例。这些形容词并非暗示如此描述的对象必须在时间上、空间上、排序上、或者以任何其它方式处于给定的顺序。“连接”可以指示元件彼此直接物理接触或电气接触，并且“耦合”可以指示元件彼此协作或相互作用，但它们可以直接物理接触或电气接触或者可以不直接接触。此外，尽管相似或相同数字可用于标识不同附图中的相同部分或相似部分，但这样做并不代表包括相似或相同数字的所有附图构成单个或相同的实施例。
传统的技术包括纵横比捕获(ART)。ART基于以特定角度向上传播的穿透位错。如在图1中所见，在ART中，在第一半导体(S1)101中制造具有足够高的纵横比的沟槽，以使得位于沟槽中的第二半导体(S2)103中的缺陷在沟槽的侧壁上终止，并且终止处上方的任何层部分都是无缺陷的。沟槽可以包括或可以不包括屏障体116。
如在图2中所见，用于管理晶格失配的构件中的缺陷的另一种传统技术涉及厚缓冲体217(例如，0.5微米厚或更厚)的沉积，该缓冲体217桥接S1衬底201与感兴趣的层(例如，包括III-V材料S2 203等等的器件层)之间的晶格常数差。缓冲体可以位于屏障部分216之间。在这些传统的技术中，使用复杂的退火和组成分级(compositional grading)工艺来在厚缓冲体内将缺陷“弯曲”于彼此中，以使得缺陷消除。许多厚缓冲体技术耗时、昂贵、包括有缓冲体的不期望的表面粗糙度，并且最小缺陷密度仍然是高的。
此外，随着缩放进步并且器件变得越来越小，可用于沟槽或阱的空间缩小。然而，不能容易地缩放缓冲体。因此，缓冲体可能需要与ART结构耦合。尽管ART可以减小必要的过渡层/缓冲体厚度，但ART结构本身需要非常高的纵横比图案。并且随着缩放进步，非常高的纵横比结构的制造变得更加困难，这是因为可用于结构(例如，沟槽)的空间限于较小的器件。
尽管存在具有非常类似的晶格参数的某些族的材料(例如，锗和砷化镓)，但在不使用缓冲体的情况下(或者在使用小的缓冲体的情况下)以异质方式将这些材料彼此集成取得了有限的成功。
然而，实施例与上面所描述的传统方法不同。例如，第二半导体层被转移到(例如，使用层转移技术)第一半导体层的顶部上。第二层随后被图案化成期望的阱。在阱之间，暴露第一层。将现在暴露的第一层外延生长到所转移的第二层的水平高度，以便完成包括S1和S2两者的平面异质衬底。可以利用异质材料，以使得例如由III-V材料或IV材料中的一种材料构成的P沟道器件与由III-V材料或IV材料中的一种材料构成的N沟道器件共面。由于第二层被转移到第一层上而使得实施例不需要晶格参数相符。此外，不存在(或存在很少的)缓冲体和/或异质外延(其中，一种材料外延生长在不同的材料上，尽管以晶格应变的方式)。因此，一系列晶格失配材料可以结合彼此一起使用，而不需要缓冲体或高纵横比局限结构。
图3-图11包括用于本发明的实施例中的平面异质衬底的工艺流程。
在图3中，S2 303和层间电介质(ILD)302被转移到S1 301。例如，可以利用适当的层转移/接合技术来转移层302、303，该技术例如绝缘体上衬底SiGe(SGOI)工艺，其中，通过借助适当的工艺在体衬底上生长SiGe并随后将SiGe的弛豫的顶层(例如，部分303)转移到不同的衬底(例如，如转移到衬底基体301，其可以是氧化硅晶圆)来准备弛豫的SiGe衬底，以形成图3中的衬底材料。
用于层转移的另一个示例包括其中在S2 303晶圆上首先热生长ILD302(例如，氧化物)的工艺，得到氧化物-硅界面。接下来，注入高剂量的氢(例如，5x1016离子/cm2)，以便在S2晶圆中形成释放界面(即，解理层)。随后，将S2晶圆上的氧化物化学地接合到S1 301晶圆的表面(或者S1上的氧化物部分)，以形成嵌入在晶圆303与晶圆301之间的埋入氧化物302。在大约500摄氏度下热激活氢以形成释放界面中的空隙之后(或者可能较低的温度，例如200、300、或400摄氏度)，在边缘303’处，位于释放界面下方的晶种晶圆的部分被去除或解理掉，留下附接到埋入氧化物302的S2本体303。随后，包括层301、302、303的经接合的结构在大约1,100摄氏度的适当温度下经受退火。最后，执行化学机械抛光(CMP)工艺来使表面303’平滑。最后的结果是图3中的结构。
在某些实施例中，部分302可以包括在层转移之前耦合到S2(而不是S1)的某种氧化物以及在层转移之前耦合到S1(而不是S2)的另外的氧化物。随后，该氧化物和另外的氧化物在层转移工艺期间耦合在一起。在实施例中，层302可以包括各种接合材料中的任何材料，例如氧化物、金属、聚合物粘合剂等等。
其它实施例可以使用其它的层转移工艺，其中，例如可以使用等离子体浸没离子注入(PIII)工艺来形成释放界面，在室温下使用低功率等离子体工艺来将S2晶圆上的氧化物化学地接合至S1晶圆，并随后使用加压空气喷发(例如在室温下)来引起释放界面中的裂缝，并且随后执行化学气相蚀刻来完成释放界面。
不管所使用的层转移技术和层302的成分，图3都包括被转移到S1层上的S2层。
在图4中，在层303上形成阻挡层304。在实施例中，层304包括除了ILD 302以外的第二ILD。在图5中，在层304上形成掩模305，以便图案化阱。在图6中，阱实际上被形成为穿过层304、303、302，并且之后掩模层被去除。现在再次暴露S1 301。在图7中，在图6中的结构的顶部上形成间隔体层306，并随后在图8中，去除间隔体层306的顶部表面，留下层306侧壁。
在图9中，在S1 301的顶部上并且在阱内外延生长S1部分307，该阱被图案化穿过层302、303、304并且被保护在间隔体306的剩余侧壁部分内。在图10中，去除ILD2 304，并且结构的顶部被平面化并准备好用于器件形成。
例如，在图11中，器件形成涉及形成N沟道器件和P沟道器件。更具体来说，在外延形成的S1 307内，邻近P沟道316形成源极(S)和漏极(D)。在S2 303中，邻近N沟道317形成另一源极(S)和漏极(D)。在其它实施例中，P沟道可以在S2 303中，并且N沟道可以在外延的S1307中。另外的器件处理发生于S2沟道器件(以及外延的S1器件，尽管为了简洁起见，在本文中未进行讨论)，由此在栅极氧化物309和沟道317的顶部上形成多晶硅310。随后形成金属接触部308连同接触氧化物312、场氧化物311、金属间氧化物313、以及钝化氮化物315，以用于源极和漏极。如果P沟道和N沟道共享接触部(例如，用于P沟道器件和N沟道器件的两个漏极)，则金属部分314可以耦合到用于漏极(或者在其它实施例中，源极)的接触部。
因此，图11描绘了包括以下部件的装置：直接位于第一层301(例如，包括S1 301的层)上方的第二层(例如，包括部分303和307的层)；以及位于第一层与第二层之间的电介质302。第二层包括直接位于电介质302上方的第一部分(例如，S2 303)以及未直接位于电介质302上方的第二部分(例如，外延的S1 307)。如本文中所使用的，“层”包括器件叠置体内的处于某个高度的材料部分，并且这些材料部分并非必须彼此是整体的，或者甚至是彼此相同的材料。
S2部分并非外延形成于S1层上，并且外延的S1 307外延形成于S1层301上。303部分和307部分彼此晶格失配。例如，外延的S1 307和S2303可以每个都包括不同的IV、III-V、和II-VI材料，例如Ge、SiGe、GaAs、AlGaAs、InGaAs、InAs、以及InSb。两个部分之间的晶格失配可以小于1％或2％、3％、4％、5％、6％、7％、8％、9％、10％、11％、12％或更大。
平行于S1 301层的水平轴315穿过S2 303部分和外延的S1 307部分。事实上，在图11中，轴315穿过源极、漏极、以及P沟道器件和N沟道器件两者的沟道。轴穿过P沟道器件和N沟道器件的通道呈现出平面(在该平面内包括轴315)异质衬底。
依赖于层转移的实施例(例如，基于离子切割所执行的转移)并不受到材料组合(例如，挑选具有相同或相似晶格常数的材料)的限制。两种或更多种晶格失配的材料可以与薄的ILD分离部集成(例如，ILD1 302在厚度上是10nm或更小，在其它实施例中，在厚度上具有3nm、4nm、5nm、6nm、7nm、8nm、或9nm的ILD厚度)。由于被形成为穿过层304、303、302的沟槽/阱—见图6)是浅的，因此可以容易地限定窄的异质阱。这与仅仅为几十纳米深的逻辑P/N阱是兼容的。此外，图11中的实施例在S1 301与S1 307之间不需要缓冲体或者仅需要可忽略不计的缓冲体。
图12-图16包括用于在本发明的实施例中的平面异质衬底的另一个工艺流程，由此代替图7中的间隔体306而使用浅沟槽隔离(STI)以用于电介质隔离。在图12中，层403(S2)和402(ILD 1)、或至少402的部分被转移到层401(S1)上(或者转移到在发生层转移之前耦合至S1 401的402的部分上)。
在某些实施例中，部分402可以包括在层转移之前耦合到S2(而不是S1)的某种氧化物以及在层转移之前耦合到S1(而不是S2)的另外的氧化物。随后，该氧化物和另外的氧化物在层转移工艺期间耦合在一起。在实施例中，层402可以包括各种接合材料中的任何材料，例如氧化物、金属、聚合物粘合剂等等。不管所使用的层转移技术以及层402的成分，图12包括被转移到S1层上的S2层。
在图13中，形成屏障层404(例如，ILD 2)，并且随后在层402、403、404内形成STI结构。沉积并图案化掩模405(图14)，并且掩模405随后用于形成穿过层402、403、404、并由STI结构406(未示出)围住的阱。在图15中，在图15中，S1 407形成在阱内并且在S1 401上。在图16中，移除ILD 404，呈现出如图10所描述的相同结构，仅具有STI结构而非间隔体侧壁。水平轴415穿过了将成为晶格失配器件(例如，包括沟道316、317的这些器件)的部分(即，轴415与轴315类似)。器件的形成随后可以如结合图11所描述地开始。
图17-图22包括用于本发明的实施例中的依赖于部分层转移的平面异质衬底的另外的工艺流程。在图17中，ILD 502形成于S1 501上。在图18中，掩模505形成于层502上并且被图案化，从而可以在层502中形成阱(图19)。在图20中，借助S2 503(例如，InGaAs)被转移到层502上而发生部分层转移。应当指出，层503是被转移的材料的岛(与图3中进行的整个层转移不同)。
在某些实施例中，部分502可以包括在层转移之间耦合到S2(而不是S1)的某种氧化物，以及在层转移之前耦合到S1(而不是S2)的另外的氧化物。随后，氧化物和另外的氧化物在层转移工艺期间耦合在一起。在实施例中，层502可以包括诸如氧化物、金属、聚合物粘合剂等等之类的各种接合材料中的任何材料。不管所使用的层转移技术以及层502的成分，图20都包括被转移到S1层上的S2层。
如在PCT申请No.PCT/US2013/075947中更充分描述的，一种部分层转移方法包括：提供耦合至第一接合材料的第一部分的第一层；以及耦合到第二接合材料的第二部分的第二层；以及基于将第一部分直接连接到第二部分来将第一层部分地转移到第二层上方并转移到第二层上，以及然后，将第一层的第一区段(section)与第一层的第二区段分隔开，使得第一区段耦合到第二层但使得第二区段与第二层去耦；其中，第一部分的第一侧壁基于将第一区段与第二区段分隔开而高低不平地呈锯齿状。
以上的部分层转移工艺可以可选地包括：其中，第一部分和第二部分的至少其中之一是柱状的，并包括水平表面和垂直表面，其中，当直接将第一部分连接到第二部分时，水平表面和垂直表面全都未被覆盖而被暴露。
以上的部分层转移工艺可以可选地包括：其中，第一层包括在具有第一最大直径的施主晶圆中，并且第二层包括在具有大于第一最大直径的第二最大直径的接收晶圆中。
以上的部分层转移工艺可以可选地包括：其中，将第一区段与第二区段分隔开包括：使包括氢和氦的至少其中之一的层断裂。
在图21中，间隔体层被应用和图案化，从而从初始的间隔体层仅保留间隔体侧壁506。在图22中，在S1 501上形成外延S1 507，呈现出与结合图10所描述的相同结构。器件的处理随后可以如结合图11所描述地而进行。水平轴515穿过将成为晶格失配器件(例如，包括沟道316、317的这些器件)的部分(即，轴515与轴315类似)。
图23包括超出同质外延(例如，外延S1 307在S1 301上生长)的本发明的实施例中的平面异质衬底。例如，在图23中，如上面所描述的，在ILD1 602和S1 601上方形成S2 603。然而，使用由间隔体侧壁606围住并穿过层603和602的阱来形成除了外延S1以外的某个部分。例如，S3可以外延生长在S1上方。因此，如果S1和S3具有相近的晶格参数(例如，InP、InGaAs、等等)，而S2具有与S1和/或S3非常不同的晶格常数，则图23中的经转移的层的实施例是适当的。在没有缓冲体或具有可忽略的缓冲体的情况下在S1上生长S3，而S2通过层转移来形成。在某些实施例中，S1 607也可以外延生长在S1 601上。水平轴615穿过将成为晶格失配器件(例如，包括S1、S2和/或S3中的沟道的这些器件)的部分(即，轴615与轴315类似)。
因此，在图23中，S2和S3两者都直接位于S1层上方，其中，S1、S2、以及S3层每个都包括IV、II-VI、III-V族材料等等，并且S3材料与S1和/或S2晶格失配。
图24包括本发明的实施例中的另外的平面异质衬底。在材料部分707外延生长在S1 701上这点上，图24与图23类似。部分707可以是如上面所描述的S1或S3。S2 703被转移(使用全部层转移或部分层转移)到结构。然而，图24的不同之处在于S1形成在ILD2 711上，其位于一种或多种半导体材料上。此外，使用如上面所描述的侧壁间隔体706(或STI等等)、用于形成阱的掩模、等等来将S’外延生长在S1上。
因此，在图24中，S层直接位于包括S1和S2的层下方；并且另外的电介质位于S层与S1层之间。S并非直接位于电介质711上方，并且S’外延形成于S上(其中，S’可以包括与S相同的材料，或可以包括与S不同的材料)。S’、S1、S2和/或部分707的材料可以全都是彼此晶格失配的。S、S’、S1、S2、S3(或者在部分707中的任何层)中的任何一个都可以包括器件。
如在图24中示出的，实施例可以集成多于两层的层。图24描述了集成了三个不同的半导体层(S、S1、S2)的衬底。在实施例中，S1层被转移到S层上，并且S2层被转移到S1层上。图案化S2和ILD1，随后外延生长部分707，并且随后图案化S1和ILD2并在S上外延生长S’。
图25包括本发明的实施例中的方法。框2501包括形成第一层。框2505包括在第一层上形成第二层，其中，电介质位于第一层与第二层之间。框2510包括形成穿过S2和ILD1层的阱。框2515包括在S1层上外延形成另一部分(例如，S3或S1’)。
示例1包括一种装置，该装置包括：直接位于第一层上方的第二层；以及位于第一层与第二层之间的电介质；其中，(a)第二层包括直接位于电介质上方的第一部分以及并非直接位于电介质上方的第二部分；(b)第一部分并非外延生长在第一层上并且第二部分外延生长在第一层上；(c)第一部分和第二部分彼此晶格失配；以及(d)与第一层和第二层平行的水平轴穿过第一部分和第二部分。
示例1的另一个版本包括一种装置，该装置包括：直接位于第一层上方的第二层；其中，(a)第二层包括通过电介质层与第一层分隔开的第一部分，以及外延形成于第一层上的第二部分；(b)第一部分并非外延形成于第一层上；(c)第一部分和第二部分彼此晶格失配；以及(d)与第一层和第二层平行的水平轴穿过第一部分和第二部分。
在示例2中，示例1的主题可以可选地包括：其中，第一部分和第二部分分别包括第一材料和第二材料，该第一材料和第二材料每个都选自于包括IV族材料、III-V族材料、以及II-VI族材料的组。
在示例3中，示例1-示例2的主题可以可选地包括：其中，第一部分和第二部分两者都直接位于第一层上方，并且第一层包括第二材料。
在示例4中，示例1-示例3的主题可以可选地包括：第一部分和第二部分两者都直接位于第一层上方；第一层包括选自于包括IV族、III-V族、以及II-VI族材料的组的另外的材料；并且第二材料与另外的材料晶格失配。
在示例5中，示例1-示例4的主题可以可选地包括：其中，第一部分和第二部分分别包括第一器件和第二器件，该第一器件和第二器件每个都选自于包括N沟道器件和P沟道器件的组，其中，第一器件具有与第二器件相反的极性。例如，在此背景中，N沟道器件具有与P沟道器件“相反的极性”。
在示例6中，示例1-示例5的主题可以可选地包括：其中，第一器件和第二器件每个都包括水平轴穿过的沟道。
在示例7中，示例1-示例6的主题可以可选地包括：其中，电介质包括氧化物，第一部分直接接触电介质，第一层包括选自于包括IV族、III-V族、和II-VI族材料的组的另外的材料；并且第二部分直接接触第一层。
在示例8中，示例1-示例7的主题可以可选地包括：其中，第一部分包括被转移到装置并且未在装置上生长的层。
在示例9中，示例1-示例8的主题可以可选地包括：其中，绝缘体部分直接接触第一部分和第二部分两者，并且水平轴穿过第一部分和第二部分。
在示例10中，示例1-示例9的主题可以可选地包括：不包括直接接触第一部分和第二部分中任何一个的缓冲体。
在示例11中，示例1-示例10的主题可以可选地包括：直接位于第一层和第二层下方的第三层；以及位于第三层与第一层之间的另外的电介质；其中，(a)第二层包括并非直接位于电介质上方的第三部分；(b)第三部分外延形成于第三层上；(c)第一部分、第二部分、以及第三部分彼此晶格失配；以及(d)水平轴穿过第三部分。
在示例12中，示例1-示例11的主题可以可选地包括：包括第三层；其中，(a)第二层包括并非直接位于电介质上方的第三部分；(b)第三部分外延形成于第三层上；(c)第三部分与第一部分和第二部分中的至少一个晶格失配；并且(d)水平轴穿过第三部分。
在另一个示例中，示例1-示例12的主题可以可选地包括：其中，第一部分的第一侧壁高低不平地呈锯齿状。高低不平的锯齿可以证明部分层转移。如本文中所使用的，术语“高低不平地呈锯齿状”表示比通常与半导体工艺相关联的表面粗糙的表面，其中，没有层表面是典型地完全平滑的。然而，在本实施例中的“高低不平地呈锯齿状”的侧壁的粗糙度是由于在部分层转移的解理工艺期间发生的断裂造成的。例如，在某些实施例中，施主晶圆部分可以仅为20nm厚，第一部分来自该施主晶圆部分。因此，当将施主晶圆的上部部分被机械地从施主部分拉脱或者与施主部分分隔开时，施主部分(其包括第一部分)的薄造成了在第一部分的侧壁处的断裂/成锯齿状，这是因为侧壁位于耦合界面之间的接合界面的边界处，该耦合界面位于施主晶圆与接收晶圆之间。这并不是经由蚀刻或抛光或平滑形成的边缘，而是替代地通过机械断裂形成的。因此，第一部分的侧壁比在与施主晶圆接合的接收晶圆的部分上形成的较平滑侧壁粗糙(因为较平滑侧壁并不由机械断裂形成，而是由接收晶圆的先前处理步骤形成)。
示例13包括直接位于第一层上方的第二层；其中，(a)第二层包括第一部分和第二部分；(b)第一部分并非外延形成于第一层上并且第二部分外延形成于第一层上；(c)第一部分和第二部分彼此晶格失配；(d)平行于第一层和第二层的水平轴穿过第一部分和第二部分；以及(e)第一部分并不直接接触第一层。
在示例14中，示例13的主题可以可选地包括：其中，第一部分和第二部分分别包括第一材料和第二材料，该第一材料和第二材料每个都选自于包括IV族材料和III-V族材料的组。
在示例15中，示例13-示例14的主题可以可选地包括：其中，第一部分和第二部分两者都位于第一层上方，并且第一层包括第二材料。
在示例16中，示例13-示例15的主题可以可选地包括：第一部分和第二部分两者都直接位于第一层上方；第一层包括选自于包括IV族、III-V族、和II-VI族材料的组的另外的材料；并且，第二材料与另外的材料晶格失配。
在示例17中，示例13-示例16的主题可以可选地包括：其中，第一部分和第二部分分别包括第一器件和第二器件，该第一器件和第二器件每个都选自于包括N沟道器件和P沟道器件的组，其中，第一器件的第一漏极具有与第二器件的第二漏极相反的极性。
在示例18中，示例13-示例17的主题可以可选地包括：其中，水平轴穿过第一漏极和第二漏极。
在示例19中，示例13-示例18的主题可以可选地包括：其中，第一部分包括被转移到装置并且不在装置上生长的层。
示例20包括一种方法，该方法包括：形成第一层；在第一层上形成第二层，其中，电介质位于第一层与第二层之间，第二层具有第一部分；形成穿过第二层的阱；以及在第一层上并且在阱内外延地形成第二部分，该第二部分包括在第二层中；其中，(a)第一部分并未外延形成于第一层上；(b)第一部分和第二部分彼此晶格失配；以及(c)平行于第一层和第二层的水平轴穿过第一部分和第二部分。
在示例21中，示例20的主题可以可选地包括：其中，在第一层上形成第二层包括将第二层从衬底转移到第一层。
在示例22中，示例20-21的主题可以可选地包括：通过将衬底从第二层上磨掉、将衬底从第二层解理、以及将衬底从第二层蚀刻的至少其中之一来将第二层与衬底分离。
在示例23中，示例20-22的主题可以可选地包括：分别在第一部分和第二部分中形成第一器件和第二器件，该第一器件和第二器件每个都选自于包括N沟道器件和P沟道器件的组；其中，第一器件的第一漏极具有与第二器件的第二漏极相反的极性。
出于例示和描述的目的，已经呈现了本发明的实施例的前述描述。其并非旨在是详尽的或者将本发明限制到所公开的精确形式。本说明书和所附权利要求书包括诸如左、右、顶部、底部、上方、下方、上部、下部、第一、第二等等之类的术语，这些术语仅出于描述性目的，而不应当被解释为限制。例如，指定相对的垂直位置的术语表示其中衬底或集成电路的器件侧(或有源表面)是该衬底的“顶部”表面的情形；衬底可以实际上处于任何取向，从而在标准地球参考系中衬底的“顶部”侧可以低于“底部”侧，并且仍然落入术语“顶部”的含义内。如本文中(包括在权利要求书中)所使用的，术语“在……上”并非指示在第二层“上”的第一层直接位于第二层上并且与第二层直接接触，除非明确申明这一点；在第一层与第一层上的第二层之间可能存在第三层或其它结构。本文中所描述的器件或物件的实施例可以以多种位置和取向进行制造、使用、或运输。本领域技术人员可以意识到，根据以上教导，许多修改和变型是可能的。本领域技术人员将认识到在附图中示出的各部件的各种等同组合和替代方式。因此，旨在本发明的范围并不由该具体实施方式来限定，而是由所附权利要求来限定。

Claims (24)

1.一种装置，所述装置包括：
第二层，所述第二层直接位于第一层上方；以及
位于所述第一层下方的第三层；
其中，(a)所述第二层包括通过电介质与所述第一层分隔开的第一部分，以及外延形成于所述第一层上的第二部分；(b)所述第一部分并不被外延形成于所述第一层上；(c)所述第一部分和所述第二部分彼此晶格失配；并且(d)与所述第一层和所述第二层平行的水平轴穿过所述第一部分和所述第二部分，并且
其中，(a)所述第二层包括并非直接位于所述电介质上方的第三部分；(b)所述第三部分外延形成于所述第三层上。
2.根据权利要求1所述的装置，其中，所述第一部分和所述第二部分分别包括第一材料和第二材料，所述第一材料和所述第二材料每个都选自于包括IV族材料、III-V族材料、和II-VI族材料的组。
3.根据权利要求2所述的装置，其中，所述第一部分和所述第二部分两者都直接位于所述第一层上方，并且所述第一层包括所述第二材料。
4.根据权利要求2所述的装置，其中：
所述第一部分和所述第二部分两者都直接位于所述第一层上方；
所述第一层包括选自于包括IV族材料、III-V族材料、以及II-VI族材料的组的不同于所述第二材料的另外的材料；并且
所述第二材料与所述另外的材料晶格失配。
5.根据权利要求2所述的装置，其中，所述第一部分和所述第二部分分别包括第一器件和第二器件，所述第一器件和所述第二器件每个都选自于包括N沟道器件和P沟道器件的组，其中，所述第一器件具有与所述第二器件相反的极性。
6.根据权利要求5所述的装置，其中，所述第一器件和所述第二器件每个都包括所述水平轴所穿过的沟道。
7.根据权利要求2所述的装置，其中，所述电介质包括氧化物，所述第一部分直接接触所述电介质，所述第一层包括选自于包括IV族材料、III-V族材料、和II-VI族材料的组的不同于所述第二材料的另外的材料；并且所述第二部分直接接触所述第一层。
8.根据权利要求2所述的装置，其中，所述第一部分包括被转移到所述装置并且未生长在所述装置上的层。
9.根据权利要求1所述的装置，其中，绝缘体部分直接接触所述第一部分和所述第二部分两者，并且所述水平轴穿过所述第一部分和所述第二部分。
10.根据权利要求1所述的装置，不包括直接接触所述第一部分和所述第二部分中任何一个的缓冲体。
11.根据权利要求1所述的装置，包括：
另外的电介质，所述另外的电介质位于所述第三层与所述第一层之间；
其中，(c)所述第一部分、所述第二部分、以及所述第三部分彼此晶格失配；并且(d)所述水平轴穿过所述第三部分。
12.根据权利要求1所述的装置，其中，(c)所述第三部分与所述第一部分和所述第二部分至少其中之一晶格失配；并且(d)所述水平轴穿过所述第三部分。
13.根据权利要求1所述的装置，其中，所述第一部分的第一侧壁高低不平地呈锯齿状。
14.一种装置，所述装置包括：
第二层，所述第二层直接位于第一层上方；以及
位于所述第一层下方的第三层；
其中，(a)所述第二层包括第一部分和第二部分；(b)所述第一部分并非外延形成于所述第一层上，并且所述第二部分外延形成于所述第一层上；(c)所述第一部分和所述第二部分彼此晶格失配；(d)平行于所述第一层和所述第二层的水平轴穿过所述第一部分和所述第二部分；并且(e)所述第一部分并不直接接触所述第一层，并且
其中，(a)所述第二层包括并非直接位于电介质上方的第三部分；(b)所述第三部分外延形成于所述第三层上。
15.根据权利要求14所述的装置，其中，所述第一部分和所述第二部分分别包括第一材料和第二材料，所述第一材料和所述第二材料每个都选自于包括IV族材料和III-V族材料的组。
16.根据权利要求15所述的装置，其中，所述第一部分和所述第二部分两者都直接位于所述第一层上方，并且所述第一层包括所述第二材料。
17.根据权利要求15所述的装置，其中：
所述第一部分和所述第二部分两者都直接位于所述第一层上方；
所述第一层包括选自于包括IV族材料、III-V族材料、和II-VI族材料的组的不同于所述第二材料的另外的材料；并且，
所述第二材料与所述另外的材料晶格失配。
18.根据权利要求15所述的装置，其中，所述第一部分和所述第二部分分别包括第一器件和第二器件，所述第一器件和所述第二器件每个都选自于包括N沟道器件和P沟道器件的组，其中，所述第一器件的第一漏极具有与所述第二器件的第二漏极相反的极性。
19.根据权利要求18所述的装置，其中，所述水平轴穿过所述第一漏极和所述第二漏极。
20.根据权利要求15所述的装置，其中，所述第一部分包括被转移到所述装置并且不生长在所述装置上的层。
21.一种方法，所述方法包括：
形成第三层；
形成第一层；
在所述第一层上形成第二层，其中，电介质位于所述第一层与所述第二层之间，所述第二层具有第一部分；
形成穿过所述第二层的阱；以及
在所述第一层上并且在所述阱中外延地形成第二部分，所述第二部分被包括在所述第二层中；其中，(a)所述第一部分并非外延形成于所述第一层上；(b)所述第一部分和所述第二部分彼此晶格失配；并且(c)平行于所述第一层和所述第二层的水平轴穿过所述第一部分和所述第二部分，并且
其中，(a)所述第二层包括并非直接位于所述电介质上方的第三部分；(b)所述第三部分外延形成于所述第三层上。
22.根据权利要求21所述的方法，其中，在所述第一层上形成所述第二层包括将所述第二层从衬底转移到所述第一层。
23.根据权利要求22所述的方法，包括：通过以下的至少其中之一来将所述第二层与所述衬底分离：将所述衬底从所述第二层上磨掉；将所述衬底从所述第二层解理；以及将所述衬底从所述第二层蚀刻。
24.根据权利要求21所述的方法，包括：分别在所述第一部分和所述第二部分中形成第一器件和第二器件，所述第一器件和所述第二器件中的每个器件都选自于包括N沟道器件和P沟道器件的组；其中，所述第一器件的第一漏极具有与所述第二器件的第二漏极相反的极性。
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