CN105744719B - 多层式电路板 - Google Patents

多层式电路板 Download PDF

Info

Publication number
CN105744719B
CN105744719B CN201410767189.7A CN201410767189A CN105744719B CN 105744719 B CN105744719 B CN 105744719B CN 201410767189 A CN201410767189 A CN 201410767189A CN 105744719 B CN105744719 B CN 105744719B
Authority
CN
China
Prior art keywords
substrate
contact
edge
perforation
another
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410767189.7A
Other languages
English (en)
Other versions
CN105744719A (zh
Inventor
顾伟正
赖俊良
何志浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MJC Probe Inc
Original Assignee
MJC Probe Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MJC Probe Inc filed Critical MJC Probe Inc
Publication of CN105744719A publication Critical patent/CN105744719A/zh
Application granted granted Critical
Publication of CN105744719B publication Critical patent/CN105744719B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/425Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114Pad being close to via, but not surrounding the via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04Assemblies of printed circuits
    • H05K2201/041Stacked PCBs, i.e. having neither an empty space nor mounted components in between
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09545Plated through-holes or blind vias without lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1461Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明关于一种多层式电路板,包含一第一基板与一第二基板,其中:该第一基板设置有一第一接点、一第二接点与一第一电路线电性连接该第一、第二接点,该第一、第二接点位于其上表面上。该第二基板设置于该第一基板的上表面,该第二基板具有一穿孔与一边缘,该穿孔贯穿该第二基板的上、下表面且对应该第一接点,该边缘邻近该第二接点。该第二基板设置有一接点与一第二电路线电性连接该接点,该接点位于该第二基板的上表面。由此,提升多层式电路板信号传输的能力、制作良率及扩增电路板的可利用表面。

Description

多层式电路板
技术领域
本发明是与电路板有关;特别是指一种多层式电路板。
背景技术
请参阅图1,现有电路板1包含有多个堆栈的基板10以及多个穿透全部基板10的贯孔12;该电路板1除了最上层与最下层的基板10表面可供设置元件(图未示)之外,最上层的基板10表面更设置有多个接点102,所述接点102供连接导线(图未示)或供探针(图未示)接触,内部数层基板10分别布设有多条电路线104,若设置于不同基板10上的电路线104需与所述接点102电性连接时,则是透过所述贯孔12孔壁的导电材料与对应的接点102电性连接。
虽然所述贯孔12一次穿透所有基板10,使电路板1的布线方式可往平面之外的第三维度延伸,但,制作贯孔12时需将每一基板10进行对位,以使每一基板的孔段对齐,基板10数量愈多,对位程序愈困难,使得电路板1的制作良率无法有效提高。此外,贯孔12的周围若还有其它电路线经过(如图1虚线处所示),将会影响到贯孔12信号传输的能力。再者,各该贯孔12只有部分的孔段(以下以有效孔段12a称之)是作为对应的接点102与电路线104的信号传输路径,有效孔段12a愈长,代表基板10数愈多,容易因为各基板10的孔段对位不良而影响有效孔段12a信号传输的特性;贯孔12的其它的孔段(以下以冗余孔段12b称之)将会产生寄生电容及寄生电感,冗余孔段12b愈长,影响信号传输的特性愈明显。
又,现有电路板1的接点102皆位于同一表面上,当表面上多数个接点102需分别与多数条导线连接时,由于电路板1上方可容纳导线的空间有限,将使得电路板1上可利用的表面受限,换言之,电路板1表面上接点102的数量即使再扩增,电路板1上方的空间亦不足以再容纳其它的导线。
发明内容
有鉴于此,本发明的主要目的在于提供一种多层式电路板,可减少电路板的接点与电路线之间的信号传输路径的距离,提升信号传输的能力,并提高制作良率。
本发明的另一目的在于提供一种多层式电路板,具有较现有的电路板更大的可利用表面。
缘以达成上述目的,本发明所提供多层式电路板,包含一第一基板与一第二基板;该第一基板具有一上表面,该第一基板设置有一第一接点、一第二接点与一第一电路线电性连接该第一接点、第二接点,该第一接点、第二接点位于该上表面上;该第二基板具有一上表面、一下表面、一边缘与一穿孔,该第二基板以其下表面面对该第一基板的上表面的方式设置于该第一基板的该上表面上,该边缘邻近该第二接点且该第二基板未覆盖该第二接点;该穿孔贯穿该第二基板的上表面、下表面,且该穿孔对应该第一接点;该第二基板设置有一接点与一第二电路线电性连接该接点,该接点位于该第二基板的该上表面上。
本发明的效果在于利用第一接点上方的穿孔,将第一接点退缩到多层式电路板的内部,可减少第一接点到电路线之间信号传输路径的距离,避免接点与电路线之间的信号传输路径受到其它电路线的影响,提升信号传输的能力。由于各个基板之间无需以贯孔传输信号,因此,在制作时各基板的对位更为简单,有效提升电路板的制作良率。将接点设置于不同基板上,更能进一步扩增电路板的可利用表面。
附图说明
图1是现有的电路板示意图。
图2是本发明第一较佳实施例的多层式电路板示意图。
图3是一示意图,揭示第一较佳实施例的多层式电路板设置金属柱。
图4是一示意图,揭示金属柱的另一实施态样。
图5是一示意图,揭示金属柱的另一实施态样。
图6是本发明第二较佳实施例的多层式电路板示意图。
图7是本发明第三较佳实施例的多层式电路板示意图。
图8是本发明第四较佳实施例的多层式电路板示意图。
图9是本发明第五较佳实施例的多层式电路板示意图。
图10是本发明第六较佳实施例的多层式电路板示意图。
【符号说明】
[现有]
1电路板
10基板 102接点 104电路线
12贯孔 12a有效孔段 12b冗余孔段
[本发明]
2多层式电路板
20第一基板 20a上表面 20b下表面
202第一接点 204第二接点 206第一电路线
208贯孔 22第二基板 22a上表面
22b下表面 22c穿孔 22d边缘
222、222′接点 224第二电路线 226贯孔
24第二基板 24a上表面 24b下表面
24c穿孔 24d边缘 24e穿孔
242、242′接点 244第二电路线 246贯孔
26金属柱
28金属柱
282头部 282a凹槽 284身部
30金属柱
302头座 302a凹槽 304柱体
304a结合孔 306弹簧
3多层式电路板
32a上表面 32b周缘 32第一基板
322第一接点 324第二接点 34第二基板
342接点 34a穿孔 34b周缘
36第二基板 36a穿孔 36b周缘
362接点
4多层式电路板
38第一基板 382第二接点 40第二基板
40a开口 40b周缘 402接点
42第二基板 42a开口 42b周缘
5多层式电路板
44第一基板 44a开口 44b周缘
442第二接点
6多层式电路板
46第一基板 46a下表面 46b开口
462第三接点 464第四接点 48第二基板
50第三基板 502、502′接点 504第三电路线
50a下表面 50b穿孔 50c边缘
52第三基板 52a下表面 52b穿孔
52c边缘 52d穿孔 522、522′接点
524第三电路线
7多层式电路板
54基板 542接点 544电路线
P探针 W导线
具体实施方式
为能更清楚地说明本发明,兹举较佳实施例并配合图示详细说明如后,请参图2所示,为本发明第一较佳实施例的多层式电路板2,包含有一第一基板20与二个第二基板22,24,本实施例的第一基板20与各该第二基板22,24是各别由二个板体叠置而成。
该第一基板20具有一上表面20a与一下表面20b。该上表面20a上设置有一第一接点202与一第二接点204,该第一基板20的二个板体之间设置有一第一电路线206,该第一电路线206透过二个贯穿该上、下表面的贯孔208电性连接该第一接点202与该第二接点204。
该二第二基板22,24为上、下堆栈设置,各该第二基板22,24具有一上表面22a,24a、一下表面22b,24b、一穿孔22c,24c与一边缘22d,24d。其中位于下方的第二基板22的下表面22b结合于该第一基板20的上表面20a,亦即面对该第一基板20,另一第二基板24结合于该第二基板22的上表面22a。各该穿孔22c,24c贯穿各该第二基板22,24的上、下表面,该二第二基板22,24的穿孔22c,24c为相连通且对应该第一接点202,换言之,该第一接点202为第二基板22的穿孔22c所围绕。位于下方的第二基板22的边缘22d邻近该第一基板20上的第二接点204,以使该第二基板22未能覆盖该第二接点204。于上方的第二基板24的边缘24d则与位于下方的第二基板22的边缘22d彼此相隔一间距。位于下方的第二基板22的上表面22a设置有二接点222,222’,且其二个板体之间设置有一第二电路线224,该第二电路线224透过贯孔226与该二接点222,222’电性连接,其中一该接点222位于其所属的第二基板22的边缘22d与其上方的第二基板24的边缘24d之间。
位于上方的第二基板24具有另一穿孔24e对应下方的第二基板上的该接点222’。位于上方的第二基板24的上表面24a同样设置有二个接点242,242’、一第二电路线244及一贯孔246。该二个接点242,242’分别位于邻近其边缘24d及穿孔24e处,该第二电路线244透过贯孔246与该二接点242,242’电性连接。
通过上述的设计,即可将第一基板20上的第一接点202退缩至多层式电路板2内部,由此,相较于现有电路板1,本发明的设计使该第一基板20上的第一接点202至该第一电路线206之间的距离更为缩短,且避免第一接点202至该第一电路线206之间的信号传输路径受到第二基板22,24上的第二电路线224,244传输的信号干扰。同样地,位于下方的第二基板22上的该接点222’亦是退缩至多层式电路板2内部,以避免被干扰。探针P则是直接伸入各该穿孔22c,24c,24e中,以接触内部的接点202,222’及接触上方的第二基板24上的一该接点242’。
此外,由该第一基板20及所述第二基板22,24的一侧具有呈阶梯状的外露面,因此,该第二接点204及第二基板22,24上的所述接点222,242位于不同的高度,在与导线W连接时,导线W可以位于不同高度,有效地避免导线W之间相互干涉,增加可容纳更多导线W的空间。
请参图3所示,为了避免所述第二基板22,24叠置后穿孔22c,24c深度太深,使得探针P无法接触到第一基板20上的第一接点202,本实施例中更增设了一个金属柱26穿设于所述第二基板22,24的穿孔22c,24c中,该金属柱26的底端接触该第一接点202,顶端则是供探针P接触。
实务上,金属柱的结构亦可采用如图4及图5所示的金属柱28,30,请参图4,该金属柱28具有一头部282与一身部284,该头部282宽度大于该身部284,该头部282的顶端凹陷形成一凹槽282a,该身部284穿入所述穿孔22c,24c中,该身部284的底端接触该第一接点202,由此,头部282的外围顶抵于该第二基板24的穿孔24c的孔壁上,达到固定的目的,而该头部282上的凹槽282a则供探针P接触,使探针P的针尖可以限制于该凹槽282a中。请参图5,该金属柱30包含有一头座302、一柱体304与一以弹簧306为例的弹性件,该头座302具有一凹槽302a,该柱体304的底端接触该第一接点202,该柱体304具有一结合孔304a供容置该弹簧306,该弹簧306的两端分别抵接该头座302与该柱体304的结合孔304a内部端处,该弹簧306还作为探针P下压该头座302时的缓冲之用,以减小探针P下压时施加于多层式电路板的力量。
图6所示为本发明第二较佳实施例的多层式电路板3,其具有类似第一较佳实施例的结构,同样包含有一第一基板32与二第二基板34,36,不同的是:该第一基板32设置有二个第一接点322与二个第二接点324,其中,所述第一接点322与所述第二基板34,36的穿孔34a,36a相对应,该二第二接点324则是分别设置于该第一基板32上表面32a邻近两侧的周缘32b位置处。各该第二基板34,36的边缘则是由其周缘34b,36b所构成。位于下方的第二基板34的周缘34b与位于其上方的第二基板36的周缘36b相隔一间距,下方的第二基板34上的其中二个接点324则位于所属的第二基板34的周缘34b与其上方的第二基板36的周缘36b之间;位于上方的第二基板36上的其中二个接点362则邻近其周缘36b。如此,即可由该第一基板32的周缘32b及各该第二基板34,36的周缘34b,36b连接导线。
图7所示为本发明第三较佳实施例的多层式电路板4,其具有类似第一较佳实施例的结构,同样包含有一第一基板38与二第二基板40,42,不同的是:各该第二基板40,42具有贯穿其上、下表面的开口40a,42a,各该开口40a,42a的周缘40b,42b构成各该第二电路板40,42的边缘,且位于上方的第二基板42的开口42a宽度大于下方的第二基板40的开口40a宽度,下方的第二基板40上的二个接点402被上方的第二基板42的开口42a所围绕。该第一基板38上的二个第二接点382则位于其上方的第二基板40的开口40a所围绕的区域内。如此,即可由多层式电路板3的中央区域连接导线。
图8所示为本发明第四较佳实施例的多层式电路板5,其是以第三较佳实施例的结构为基础,于第一基板44上还开设有贯穿上、下表面的开口44a,该第一基板44的开口44a宽度小于其上方的第二基板40的开口40a宽度。该第一基板44上的第二接点442位于该第一基板44的开口44a周缘44b与其上方的第二基板40的开口40a周缘40b之间。通过该第一基板44的开口44a,可将连接各个基板40,42,44上的导线穿过该第一基板44的开口44a而引至该第一基板44的另一侧。
图9所示为本发明第五较佳实施例的多层式电路板6,其是以第四较佳实施例的结构为基础,于第一基板46的下表面46a设置有一第三接点462与一第四接点464,此外,更将二个上、下堆栈设置的第三基板50,52设置于该第一基板46的下表面46a,所述第三基板50,52的结构与第一实施例的所述第二基板22,24类似,各该第三基板50,52设置有二个接点502,502’,522,522’与一第三电路线504,524电性连接该二接点502,502’,522,522’,各该第三基板50,52上的接点502,502’,522,522’位于各该第三基板50,52的下表面50a,52a,所述第三基板50,52的穿孔50b,52b对应该第一基板46的第三接点462。
位于上方的第三基板50的边缘50c与位于下方的第三基板52的边缘52c彼此相隔一间距,位于上方的第三基板50上的其中一该接点502位于其所属的第三基板50的边缘50c与其下方的第三基板52的边缘52c之间。位于上方的第三基板50的边缘50c邻近该第一基板46的第四接点464,且该第三基板50未覆盖该第四接点464。位于上方的第三基板50的另一该接点502’,则与位于下方的第三基板52的另一穿孔52d对应。由此,可将连接第一、第二基板46,48上的导线穿过该第一基板46的开口46b引至该第一基板46的另一侧,而与第三基板50,52上的接点502,522相连接。
前述各实施例中各基板采用二个板体制作的目的是为了在二个板体之间设置电路线,由于贯孔所贯穿的板体只有二片,因此,其贯孔的有效孔段与冗余孔段的长度皆为最短,其它基板的电路线并不会绕过有效孔段,可以避免接点到电路线之间的信号传输受到影响,而且冗余孔段最短亦使寄生电容及寄生电感的效应减到最小。此外,各实施例的第二、第三基板的数量是以二个为例,实务上,第二、第三基板的数量亦可为一个或二个以上。
图10所示为本发明第六较佳实施例的多层式电路板7,其中,各基板54仅采用一个板体,由此,即可不需设置贯孔,接点542可直接与电路线544电性连接,避免设置贯孔所产生的寄生电容与寄生电感。本实施例基板采用一个板体的设计亦可适用于前述第一~第五实施例。
综上所述,本发明的多层式电路板可有效地减少接点至电路线之间的信号传输路径的长度,相邻两个基板无需以贯孔电性连接,减化各基板间进行对位的程序,有效提升制作良率。即便各基板以二个板体叠合而成,贯孔的对位只需针对二个板体,仍然是相较于现有的电路板进行贯孔对位的方式更为简单,而且贯孔的冗余孔段亦缩减到最小,减少寄生电容与寄生电感效应。此外,各个基板的接点分布于不同的平面,可有增加多层式电路板的有效可用面积,换言之,多层式电路板可以增设更多的接点,且与接点连接的导线的数量可以更多。
以上所述仅为本发明较佳可行实施例而已,举凡应用本发明说明书及权利要求范围所为之等效变化,理应包含在本发明的专利范围内。

Claims (16)

1.一种多层式电路板,其特征在于,包含:
一第一基板,具有一上表面,该第一基板设置有一第一接点、一第二接点与一第一电路线,该第一电路线电性连接该第一接点与该第二接点,该第一接点、第二接点位于该上表面上;以及
一第二基板,具有一上表面、一下表面、一边缘与一穿孔,该第二基板以其下表面面对该第一基板的上表面的方式设置于该第一基板的该上表面上,该边缘邻近该第二接点且该第二基板未覆盖该第二接点;该穿孔贯穿该第二基板的上表面、下表面,且该第一接点为该穿孔的孔壁所围绕;该第二基板设置有一接点与一第二电路线,该第二电路线电性连接该接点,该接点位于该第二基板的该上表面上;
其中,该第一基板的第二接点位于邻近该第一基板的周缘的位置处,该第二基板的周缘构成该边缘。
2.如权利要求1所述的多层式电路板,其特征在于,还包含有另一第二基板,该另一第二基板设置于该第二基板的上表面,且具有一穿孔与一边缘;该另一第二基板的穿孔与该第二基板的穿孔相连通,且该另一第二基板的边缘与该第二基板的边缘彼此相隔一间距;该第二基板上的接点位于其边缘与该另一第二基板的边缘之间。
3.如权利要求2所述的多层式电路板,其特征在于,该第二基板的上表面设置有另一接点,该另一第二基板具有另一穿孔相连通该第二基板上的该另一接点。
4.如权利要求1所述的多层式电路板,其特征在于,包含有一金属柱,设置于该第二基板的穿孔中,该金属柱的底端接触该第一接点。
5.如权利要求4所述的多层式电路板,其特征在于,该金属柱的顶端具有一凹槽。
6.如权利要求5所述的多层式电路板,其特征在于,该金属柱包含有一头座、一柱体与一弹性件,该头座具有该凹槽,该柱体的底端接触该第一接点,该弹性件的两端分别抵接该头座与该柱体。
7.一种多层式电路板,其特征在于,包含:
一第一基板,具有一上表面,该第一基板设置有一第一接点、一第二接点与一第一电路线,该第一电路线电性连接该第一接点与该第二接点,该第一接点、第二接点位于该上表面上;以及
一第二基板,具有一上表面、一下表面、一边缘与一穿孔,该第二基板以其下表面面对该第一基板的上表面的方式设置于该第一基板的该上表面上,该边缘邻近该第二接点且该第二基板未覆盖该第二接点;该穿孔贯穿该第二基板的上表面、下表面,且该第一接点为该穿孔的孔壁所围绕;该第二基板设置有一接点与一第二电路线,该第二电路线电性连接该接点,该接点位于该第二基板的该上表面上;
其中,该第二基板具有一贯穿该第二基板的上、下表面的开口,该开口的周缘构成该边缘;该第一基板上的第二接点位于该开口所围绕的区域内。
8.如权利要求7所述的多层式电路板,其特征在于,该第一基板具有一下表面及一开口贯穿其上、下表面,该第一基板的开口宽度小于该第二基板的开口宽度,该第一基板上的第二接点位于该第一基板的开口周缘与该第二基板的开口周缘之间。
9.如权利要求8所述的多层式电路板,其特征在于,该第一基板的下表面设置有一第三接点与一第四接点;一第三基板,具有一上表面、一下表面、一边缘与一穿孔,该第三基板以其上表面面对该第一基板的下表面的方式设置于该第一基板的下表面,该第三基板的该边缘邻近该第四接点且该第三基板未覆盖该第四接点;该穿孔贯穿该第三基板的上、下表面且对应该第三接点;该第三基板设置有相电性连接的一接点与一第三电路线,该第三基板上的接点位于该第三基板的该下表面。
10.如权利要求9所述的多层式电路板,其特征在于,包含有另一第三基板,该另一第三基板设置于该第三基板的下表面,且具有一穿孔与一边缘;该另一第三基板的穿孔与该第三基板的穿孔相连通,且该另一第三基板的边缘与该第三基板的边缘彼此相隔一间距;该第三基板上的接点位于其边缘与该另一第三基板的边缘之间。
11.如权利要求10所述的多层式电路板,其特征在于,该第三基板的下表面设置有另一接点,该另一第三基板具有另一穿孔对应该第三基板上的该另一接点。
12.如权利要求7所述的多层式电路板,其特征在于,还包含有另一第二基板,该另一第二基板设置于该第二基板的上表面,且具有一穿孔与一边缘;该另一第二基板的穿孔与该第二基板的穿孔相连通,且该另一第二基板的边缘与该第二基板的边缘彼此相隔一间距;该第二基板上的接点位于其边缘与该另一第二基板的边缘之间。
13.如权利要求12所述的多层式电路板,其特征在于,该第二基板的上表面设置有另一接点,该另一第二基板具有另一穿孔相连通该第二基板上的该另一接点。
14.如权利要求7所述的多层式电路板,其特征在于,包含有一金属柱,设置于该第二基板的穿孔中,该金属柱的底端接触该第一接点。
15.如权利要求14所述的多层式电路板,其特征在于,该金属柱的顶端具有一凹槽。
16.如权利要求15所述的多层式电路板,其特征在于,该金属柱包含有一头座、一柱体与一弹性件,该头座具有该凹槽,该柱体的底端接触该第一接点,该弹性件的两端分别抵接该头座与该柱体。
CN201410767189.7A 2014-10-31 2014-12-12 多层式电路板 Expired - Fee Related CN105744719B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103137856A TWI592068B (zh) 2014-10-31 2014-10-31 Multilayer circuit board
TW103137856 2014-10-31

Publications (2)

Publication Number Publication Date
CN105744719A CN105744719A (zh) 2016-07-06
CN105744719B true CN105744719B (zh) 2018-12-18

Family

ID=55854364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410767189.7A Expired - Fee Related CN105744719B (zh) 2014-10-31 2014-12-12 多层式电路板

Country Status (3)

Country Link
US (2) US9596769B2 (zh)
CN (1) CN105744719B (zh)
TW (1) TWI592068B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI592068B (zh) * 2014-10-31 2017-07-11 Mpi Corp Multilayer circuit board
TWI592071B (zh) * 2014-11-14 2017-07-11 Mpi Corp Multilayer circuit board
US20170359896A1 (en) * 2016-06-14 2017-12-14 Board Of Regents, The University Of Texas System Apparatus and method for configuring a vertical interconnection access and a pad on a 3d printed circuit utilizing a pin
CN106550537B (zh) * 2016-12-07 2018-12-18 友达光电(苏州)有限公司 软性电路板模块
CN108811360B (zh) * 2017-04-27 2020-11-13 深圳市理邦精密仪器股份有限公司 换能器晶片阵元的焊接方法以及声头
TWI643204B (zh) * 2018-03-30 2018-12-01 森富科技股份有限公司 記憶體配置結構
CN111200898B (zh) * 2018-11-19 2023-01-24 中兴通讯股份有限公司 一种pcb板、制造方法及设备
EP3920671B1 (en) 2019-01-30 2024-03-13 BOE Technology Group Co., Ltd. Flexible circuit board and manufacturing method, display device, circuit board structure and display panel thereof
WO2020156595A2 (zh) * 2019-01-30 2020-08-06 京东方科技集团股份有限公司 柔性电路板及制作方法、显示装置、电路板结构及其显示面板
CN111511109B (zh) 2019-01-30 2021-11-23 京东方科技集团股份有限公司 柔性电路板及制作方法、电子装置模组及电子装置
CN116916525A (zh) * 2023-09-14 2023-10-20 惠州市金百泽电路科技有限公司 具有内层传输线测试结构的pcb及pcb制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200804821A (en) * 2006-07-06 2008-01-16 Wei-Fang Fan Improved structure for two-sheet type modular elastic probe
CN101453825A (zh) * 2007-12-04 2009-06-10 旺矽科技股份有限公司 低耗损的多层电路板
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837408A (en) * 1987-05-21 1989-06-06 Ngk Spark Plug Co., Ltd. High density multilayer wiring board and the manufacturing thereof
US5787575A (en) * 1996-09-09 1998-08-04 Intel Corporation Method for plating a bond finger of an intergrated circuit package
FR2888975B1 (fr) * 2005-07-21 2007-09-07 Atmel Corp Procede de securisation pour la protection de donnees
JP5168838B2 (ja) * 2006-07-28 2013-03-27 大日本印刷株式会社 多層プリント配線板及びその製造方法
US9066439B2 (en) * 2011-07-14 2015-06-23 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
KR102190382B1 (ko) * 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
TWI592068B (zh) * 2014-10-31 2017-07-11 Mpi Corp Multilayer circuit board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200804821A (en) * 2006-07-06 2008-01-16 Wei-Fang Fan Improved structure for two-sheet type modular elastic probe
CN101453825A (zh) * 2007-12-04 2009-06-10 旺矽科技股份有限公司 低耗损的多层电路板
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package

Also Published As

Publication number Publication date
TWI592068B (zh) 2017-07-11
US20160128176A1 (en) 2016-05-05
US10070512B2 (en) 2018-09-04
US9596769B2 (en) 2017-03-14
CN105744719A (zh) 2016-07-06
TW201616926A (zh) 2016-05-01
US20170150592A1 (en) 2017-05-25

Similar Documents

Publication Publication Date Title
CN105744719B (zh) 多层式电路板
CN111796723A (zh) 触控感应装置及触控显示面板
KR101472639B1 (ko) 전자부품 내장기판 및 그 제조방법
US9209240B2 (en) Metal-oxide-metal capacitor structure
CN104916623B (zh) 半导体封装和制造半导体封装基底的方法
RU2011110426A (ru) Емкостный прибор и резонансная схема
CN106055160B (zh) 一种阵列基板及其制备方法、显示面板和显示装置
KR101973419B1 (ko) 복합 전자 부품 및 그 실장 기판
CN104391610A (zh) 一种触摸屏及触摸显示装置
KR101566173B1 (ko) 반도체 테스트 소켓 및 그 제조방법
US20180213654A1 (en) Electronic device with integrated circuit chip provided with an external electrical connection network
US9281587B2 (en) Thin connector having a first connector slidably superimposed on a second connector
JP2008186857A (ja) 配線回路基板
CN105900050A (zh) 电容传感器元件以及用于制造电容传感器元件的方法
TW201618610A (zh) 多層式電路板
US9565762B1 (en) Power delivery network in a printed circuit board structure
CN102769993B (zh) 电路板
CN104681612B (zh) 垂直型半导体装置及其制造方法
US20130092427A1 (en) Printed circuit board capable of limiting electromagnetic interference
US20090255723A1 (en) Printed circuit board with ground grid
CN103336643A (zh) 触控面板
US11631934B2 (en) Integrated NFC antenna in touch layer
KR101715629B1 (ko) 터치패널
CN203721955U (zh) 电连接器
KR102288728B1 (ko) 터치 스크린 패널 및 이를 구비한 화상 표시 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181218

Termination date: 20201212