CN105742233B - 用于形成具有部件开口的半导体器件的方法 - Google Patents

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Abstract

提供了一种用于形成半导体器件结构的方法。该方法包括：在半导体衬底上方形成介电层和在介电层上方形成硬掩模层。该方法也包括实施等离子体蚀刻工艺以蚀刻硬掩模层从而形成开口，并且在等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体。气体混合物的含氮气体的体积浓度在从约20％至约30％的范围内。气体混合物中的含碳气体与含卤素气体的体积浓度比等于约0.3。该方法还包括通过硬掩模层中的开口蚀刻介电层以在介电层中形成部件开口。该方法还包括在部件开口中形成导电材料。本发明实施例涉及用于形成具有部件开口的半导体器件的方法。

Description

用于形成具有部件开口的半导体器件的方法
技术领域
本发明实施例涉及用于形成具有部件开口的半导体器件的方法。
背景技术
半导体集成电路(IC)产业已经经历了快速增长。在IC材料和设计中的技术进步已经产生了数代IC。每一代IC都比上一代IC具有更小和更复杂的电路。
在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小组件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。然而，这些进步已增加了加工和制造IC的复杂度。
由于部件尺寸的不断减小，制造工艺继续变得更加难以实施。因此，形成具有越来越小的尺寸的可靠的半导体器件成为一种挑战。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个实施例，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，并且所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
根据本发明的另一实施例，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；在所述硬掩模层上方形成掩模层；通过使用光刻胶层图案化所述掩模层；去除所述光刻胶层；在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的掩模层用作蚀刻掩模；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
根据本发明的又一实施例，还提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；在所述硬掩模层上方形成掩模层；通过使用光刻胶层图案化所述掩模层；去除所述光刻胶层；在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成具有垂直侧壁的开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的所述掩模层用作蚀刻掩模；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的示意性截面图。
图2A至图2E是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的示意性截面图。
图3A至图3F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的示意性截面图。
图4是根据一些实施例的示出用于形成半导体器件结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述诸如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
描述了本发明的一些实施例。图1A至图1G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的示意性截面图。根据一些实施例，可以在图1A至图1G中描述的阶段之前、期间、和/或之后提供额外的操作。图4是根据一些实施例的示出用于形成半导体器件结构的方法400的流程图。为了说明的目的，将结合在图1A至图1G中示出的截面图来描述流程图。对于不同的实施例，可以代替或消除描述的一些阶段。附加部件可以添加在半导体器件结构中。对于不同的实施例，可以代替或消除下文中描述的一些部件。
参考图1A和图4，方法400开始于操作402，其中，根据一些实施例，在半导体衬底100上方形成介电层106。如图1A所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟、其他合适的化合物半导体或它们的组合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、其他适用的方法或它们的组合来制造SOI衬底。
在一些实施例中，在半导体衬底100中形成隔离部件(未示出)以限定和隔离在半导体衬底100中形成的各种器件元件(未示出)。例如，隔离部件包括沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。在一些实施例中，每个隔离部件具有多层结构。在一些实施例中，隔离部件是由一种或多种介电材料制成的。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K介电材料、其他合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件之间的界面处的晶体缺陷。
可以在半导体衬底100中形成的各个器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、其他合适的元件或它们的组合。实施各种工艺以形成各个器件元件，诸如沉积、蚀刻、注入、光刻、退火、平坦化、其他适用的工艺或它们的组合。
在图1A中示出了示例性导电部件102以进行说明。在一些实施例中，导电部件102是源极/漏极部件。源极/漏极部件可以包括掺杂区或突起的外延生长的部件。在一些实施例中，该导电部件102是栅电极。可选地，导电部件102可以是形成在源极/漏极部件或栅电极上的金属硅化物部件。在一些实施例中，使用自对准硅化物(自对准多晶硅化物)技术形成金属硅化物部件。
在一些其他实施例中，导电部件102包括电容器的电极或电阻器的一端。在一些实施例中，半导体衬底100包括互连结构的一部分。导电部件102可以包括导电接触件、导电线、导电通孔、其他合适的导电元件或它们的组合。
如图1A中所示，根据一些实施例，在半导体衬底100和导电部件102的上方沉积蚀刻停止层104。蚀刻停止层104用于保护导电部件102以在用于形成接触孔、导通孔和/或沟槽的随后的工艺期间免受损坏。在一些实施例中，蚀刻停止层104是由氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、碳氧化硅(SiCO)、其他合适的材料或它们的组合制成的。在一些实施例中，使用化学汽相沉积(CVD)工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积蚀刻停止层104。可以对本发明的实施例进行多种变化和修改。在一些其他实施例中，没有形成蚀刻停止层104。
如图1A所示，根据一些实施例，在蚀刻停止层104上方沉积介电层106。介电层106可作为金属间介电(IMD)层或层间介电(ILD)层。在一些实施例中，介电层106由低k介电材料制成。低k介电材料的介电常数小于二氧化硅的介电常数。例如，低k介电材料的介电常数在从约1.2至约3.5的范围内。随着半导体器件的密度的增大和它的电路元件的尺寸变得更小，电阻电容(RC)延迟时间越来越多地主导电路性能。使用低k介电材料作为介电层106有助于降低RC延迟。
在一些实施例中，介电层106包括旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机硅玻璃、SiOF系列材料、氢倍半硅氧烷(HSQ)系列材料、甲基倍半硅氧烷(MSQ)系列材料、多孔有机系列材料、其他合适的材料或它们的组合。在一些实施例中，介电层106包括包含Si、C、O和H的材料。例如，介电层106包括SiO2、SiOC、SiON、SiCOH、SiOCN或它们的组合。在一些实施例中，介电层106包括氟掺杂的硅酸盐玻璃(FSG)，诸如氟掺杂的–(O—Si(CH3)2—O)—。在一些实施例中，使用CVD工艺、原子层沉积(ALD)工艺、旋涂工艺、喷涂工艺、其他适用的工艺或它们的组合沉积介电层106。
参考图1A和图4，方法400继续进行操作404，其中，根据一些实施例，在介电层106上方形成硬掩模层110。如图1A所示，根据一些实施例，在形成硬掩模层110之前，在介电层106上方沉积抗反射层108。在一些实施例中，抗反射层108可以用于辅助随后的图案化操作。在一些实施例中，抗反射层108是由氧化硅、碳化硅、碳氧化硅、氮氧化硅、氮化硅、碳氧化硅、铬、氧化铬、氮化铬、氮氧化铬、钛、其他合适的材料、或它们的组合制成的。在一些其他实施例中，抗反射层108基本不含氮。在一些实施例中，使用CVD工艺、旋涂工艺、物理汽相沉积(PVD)工艺、其他适用的工艺或它们的组合沉积抗反射层108。
然而，应当理解，可以对本发明的实施例进行多种变化和修改。在一些实施例中，不形成抗反射层108。
如图1A所示，根据一些实施例，在抗反射层108(和/或介电层106)上方沉积硬掩模层110。硬掩模层110是用于辅助随后的介电层106的图案化操作。在一些实施例中，硬掩模层110包括金属材料。在一些实施例中，硬掩模层110由氮化钛、钛、其他合适的材料或它们的组合制成。在一些实施例中，硬掩模层110是单层。在一些其他实施例中，硬掩模层110具有包括多个子层的多层结构。在一些实施例中，该硬掩模层110的厚度在从约至约的范围内。在一些实施例中，使用CVD工艺、PVD工艺、电镀工艺、化学镀工艺、旋涂工艺、其他适用的工艺、或它们的组合沉积硬掩模层110。
如图1A所示，根据一些实施例，在硬掩模层110上方沉积掩模层112。掩模层112是用于辅助随后的硬掩模层110的图案化操作。在一些实施例中，掩模层112也用作抗反射层以用于随后的图案化工艺。在一些实施例中，掩模层112是由与抗反射层108相同的材料制成的。在一些实施例中，掩模层112是由碳氧化硅、氧化硅、碳化硅、氮氧化硅、氮化硅、碳氧化硅、铬、氧化铬、氮化铬、氮氧化铬、钛、其他合适的材料、或它们的组合制成的。在一些其他实施例中，掩模层112基本上不含氮。在一些实施例中，使用CVD工艺、旋涂工艺、物理汽相沉积(PVD)工艺、其他适用的工艺或它们的组合沉积抗反射层108。
参考图1B、图1C和图4，方法400继续进行操作406，其中，根据一些实施例，通过使用等离子体蚀刻工艺蚀刻硬掩模层110以在硬掩模层110中形成开口116。如图1B所示，根据一些实施例，在掩模层112上方形成图案化的光刻胶层111以图案化掩模层112。如上所述，掩模层112也可作为抗反射层。例如，掩模层112用于辅助光刻工艺以形成图案化的光刻胶层111。图案化的光刻胶层111具有暴露掩模层112的开口114。之后，实施蚀刻操作以将图案化的光刻胶层111的图案转印至掩模层112。如图1B所示，开口114进一步延伸穿过掩模层112以暴露硬掩模层110。之后，在一些实施例中，去除光刻胶层111。可以通过湿法剥离或等离子体灰化去除光刻胶层111。
如图1C所示，根据一些实施例，使用等离子体蚀刻工艺部分地去除硬掩模层110以在硬掩模层110中形成开口116。在一些实施例中，由于在等离子体蚀刻工艺之前去除光刻胶层111，所以可以防止等离子体蚀刻工艺受到光刻胶层111的不利影响。如图1C所示，在一些实施例中，开口116进一步延伸到抗反射层108内。在一些其他实施例中，开口116穿过抗反射层108和暴露介电层106。掩模层112可以在蚀刻硬掩模层110期间作为蚀刻掩模。可以对本发明的实施例进行多种变化和修改。在一些实施例中，没有形成掩模层112。在这些情况下，光刻胶层111可以在蚀刻硬掩模层110期间用作蚀刻掩模。
严格控制等离子体蚀刻工艺的条件以确保开口116具有期望的轮廓。如图1C所示，开口116具有侧壁115和底部113。角度θ1位于开口116的侧壁115和底部113之间。在一些实施例中，侧壁115是垂直侧壁。在一些实施例中，具有这种轮廓的开口116的硬掩模层110可以有利于随后的介电层106的图案化操作。应当理解，术语“垂直侧壁”并不意味着侧壁115必须是完全垂直的。在一些实施例中，侧壁115更像是基本上垂直的侧壁。在这些情况下，角度θ1基本上等于90度。在一些实施例中，角度θ1在从约89度到约91度的范围内。在一些实施例中，角度θ1在从89度到90度的范围内。
如上所述，实施等离子体蚀刻工艺以在硬掩模层110中形成开口116。在一些实施例中，为了实施等离子体蚀刻工艺，将气体混合物引入到工艺室内，图1C所示的结构设置在工艺室中。在一些实施例中，工艺室维持在约5毫托的压力下，并且气体混合物被激发以产生等离子体。等离子体被导向为蚀刻暴露的硬掩模层110的暴露部分。结果，形成开口116。在一些实施例中，在等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体。含卤素气体可用于产生主要的蚀刻等离子体，主要的蚀刻等离子体用作用于蚀刻硬掩模层110的主要的蚀刻剂。含氮气体和含碳气体两者可以用于在等离子体蚀刻工艺期间控制开口116的轮廓。由于含氮气体和含碳气体，可以形成保护或钝化材料以在等离子体蚀刻工艺期间保护开口的侧壁。在一些情况下，如果没有使用含氮气体和含碳气体，开口116可能具有倾斜的侧壁和底切轮廓，这可能引起后续的导电部件形成工艺难以实施。
为了确保硬掩模层110中的开口116具有基本上垂直的侧壁115，根据一些实施例，严格控制气体混合物的组分。在一些实施例中，气体混合物具有控制在从约20％至约30％的范围内的含氮气体的体积浓度。在一些实施例中，含氮气体是氮气。在一些实施例中，含卤素气体包括氯气、溴气、氯化氢气体、其他合适的气体、或它们的组合。在一些实施例中，含碳气体包括甲烷气体、其他合适的气体或它们的组合。在一些实施例中，气体混合物包括氮气、氯气和甲烷气体。在一些实施例中，气体混合物中氯气的体积浓度高于甲烷气体的体积浓度。在一些实施例中，含碳气体与含卤素气体的体积浓度比控制为等于约0.3。
可以通过控制气体流量来调整气体混合物中的气体的体积浓度。在一些实施例中，氮气的流量是在从约30sccm到约60sccm的范围内。氯气的流量是在从约85sccm到约115sccm的范围内。甲烷气体的流量是在从约15sccm到约45sccm的范围内。在一些其他实施例中，氮气的流量为约45sccm，氯气的流量为约100sccm，和甲烷气体的流量为约30sccm。
研究表明，可以通过微调含氮气体的体积浓度来控制在硬掩模层110中形成的开口116的轮廓。当蚀刻硬掩模层110以形成开口116时，可以在硬掩模层110的侧壁上方形成保护材料或钝化材料(未示出)。由于硬掩模层110和气体混合物(和/或通过激发气体混合物产生的等离子体)之间的反应，可以形成保护材料。保护材料可以是含有Ti-Cl-N-C的材料。保护材料的沉积速率可能部分取决于气体混合物中的含氮气体的量。保护材料可以减缓等离子体蚀刻工艺期间的横向蚀刻速率。通过调整含氮气体的体积浓度，因此控制横向蚀刻速率。
如上所述，通过调整气体混合物中的含氮气体的量，可以改变在等离子体蚀刻工艺期间形成的保护材料的沉积速率。在一些实施例中，气体混合物中的含氮气体的体积浓度控制为在约20％至约30％的范围内。在一些情况下，如果气体混合物中的含氮气体的体积浓度小于约20％，则因此形成的保护材料可能不充分。结果，在蚀刻工艺期间的横向蚀刻速率可能仍然太高。因此可以形成具有倾斜侧壁的开口。由于没有足够的保护，开口也可能具有底切轮廓，底切轮廓可能导致后续的导电部件形成工艺难以实施。在这些情况下，开口的侧壁和开口的底部之间的角度可能小于89度。例如，角度可能小于约85度。
在一些其他情况下，如果含氮气体的体积浓度大于约30％，则因此形成的保护材料可能太多。在蚀刻工艺期间的横向蚀刻速率可以太过迟缓。结果，可能形成具有倾斜侧壁的开口。开口的侧壁和开口的底部之间的角度可以大于91度。例如，角度可以大于约95度。
然而，应当理解，气体混合物中的含氮气体的体积浓度不限制于在从约20％至约30％的范围内。在一些其他情况下，含氮气体的体积浓度可以在不同的范围内。例如，气体混合物中的含氮气体的体积浓度在从约22％至约28％的范围内。在一些实施例中，气体混合物中的含氮气体的体积浓度为约25％。
如上所述，根据一些实施例，将气体混合物中的含碳气体与含卤素气体的体积浓度比进一步控制为等于约0.3。在一些情况下，含碳气体或由含碳气体产生的等离子体不仅形成保护材料，而且与掩模层112反应。因此，在一些实施例中，为了确保掩模层112的开口具有期望的尺寸，气体混合物中的含碳气体与含卤素气体的体积浓度比被维持为诸如约0.3的基本常数。通过控制气体混合物中的含碳气体与含卤素气体的体积浓度比等于约0.3，可以实现开口的适当的蚀刻速度和合适的蚀刻轮廓。
在一些情况下，如果含碳气体与含卤素气体的体积浓度比不等于约0.3，则在等离子体蚀刻工艺期间，掩模层112的开口的形状和轮廓可以变化。因此，也不利地影响硬掩模层110中的开口116的轮廓。
参考图1D和图4，根据一些实施例，方法400继续进行操作408，其中，穿过硬掩模层110中的开口116蚀刻介电层106以形成部件开口118。如图1D所示，根据一些实施例，硬掩模层110用作蚀刻掩模来辅助部件开口118的形成。穿过硬掩模层110中的开口116蚀刻介电层106。如图1D所示，在一些实施例中，部件开口118是沟槽开口。然而，应当理解的是，本发明的实施例具有多种变化。在一些其他实施例中，部件开口118是导通孔。在一些其他实施例中，部件开口118是接触孔。
由于开口116的侧壁115是基本上垂直的，所以当与具有倾斜侧壁的开口的硬掩模层相比时，硬掩模层110的围绕开口116的部分具有相对均匀的厚度。因此，硬掩模层110的围绕开口116的部分具有充足且均匀的厚度以在随后的蚀刻操作期间保护下面的介电层106。
如图1D所示，部件开口118具有侧壁119和底部117。角度θ2位于部件开口118的侧壁119和底部117之间。在一些实施例中，由于位于硬掩模层110下方的介电层106在用于形成部件开口118的蚀刻工艺期间受到良好的保护，所以侧壁119与图1C中示出的侧壁115基本上共面。侧壁119也是基本上垂直的侧壁。角度θ2基本上等于90度。在一些实施例中，角度θ2在从约89度到约91度的范围内。在一些其他实施例中，角度θ2在从89度到约90度的范围内。由于开口116的轮廓受到控制，所以部件开口118的轮廓也被良好地控制为具有垂直侧壁。也改进了包括使用上述方法形成的不同部件开口的深度均匀性的轮廓均匀性。研究表明，在具有垂直侧壁的开口下方形成的位于介电层106中的开口可以具有充足和均匀的深度。
如图1E所示，根据一些实施例，部分地去除介电层106以形成暴露导电部件102的导通孔120。光刻工艺和蚀刻工艺可以用于部分地去除介电层106，从而暴露蚀刻停止层104的部分。之后，实施另一蚀刻操作以去除蚀刻停止层104的暴露部分以形成导通孔120。如图1E所示，导通孔120暴露出导电部件102。可以对本发明的实施例进行多种变化和修改。在一些其他实施例中，类似于硬掩模层110的硬掩模层用于辅助形成导通孔120。
参考图1F和图4，根据一些实施例，方法400继续进行操作410，其中，在部件开口118中形成一种或多种导电材料。如图1F所示，根据一些实施例，在掩模层112上方以及在部件开口118和导通孔120的底部和侧壁上沉积阻挡层122。之后，如图1F所示，根据一些实施例，在阻挡层122上方沉积一种或多种导电材料124。阻挡层122用于保护介电层106免受来自导电材料124的金属材料的扩散的影响。阻挡层122也可作为导电材料124和介电层106之间的粘合层。
在一些实施例中，该阻挡层122是由氮化钛、氮化钽、钛、氮化钨、其他合适的材料、或它们的组合制成的。在一些实施例中，使用PVD工艺、CVD工艺、ALD工艺、化学镀工艺、其他适用的工艺或它们的组合沉积阻挡层122。
在一些实施例中，导电材料124是由铜、铝、钨、钛、镍、金、铂、其他合适的导电材料、或它们的组合制成的。在一些实施例中，利用电化学镀工艺、化学镀工艺、PVD工艺、CVD工艺、旋涂工艺、其他适用的工艺、或它们的组合沉积导电材料124。
在一些实施例中，根据一些实施例，在沉积导电材料124之前，在阻挡层122上方沉积晶种层(未示出)。在一些实施例中，晶种层共形地形成在阻挡层122上方。晶种层用于辅助导电材料124的形成。
在一些实施例中，晶种层是由铜或铜合金制成的。在一些实施例中，晶种层包括铜、银、金、钛、铝、钨、其他合适的材料、或它们的组合。在一些实施例中，使用PVD工艺、CVD工艺、其他适用的工艺、或它们的组合沉积晶种层。本发明的实施例可以具有很多变化。在一些其他实施例中，没有形成晶种层。在一些其他实施例中，没有形成阻挡层122。
如图1G所示，根据一些实施例，去除导电材料124和阻挡层122的位于部件开口118外侧的部分。在一些实施例中，对导电材料124实施平坦化工艺。在一些实施例中，在平坦化工艺期间也去除抗反射层108、硬掩模层110和掩模层112。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、其他适用的工艺或它们的组合。结果，形成包括导电部件126和128的双镶嵌结构。在一些实施例中，导电部件126用作导电通孔，和导电部件128用作导电线。在具有垂直侧壁115的硬掩模层110的帮助下，部件开口118的轮廓受到良好的控制。因此，提高了导电部件128的电质量。
可以对本发明的实施例进行多种变化和修改。例如，可以改变沟槽开口和导通孔的形成顺序。图2A至图2E是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，该方法400也可以应用于图2A至图2E中所示的实施例。如图2A所示，提供与在图1C中示出的结构类似的结构。在上文中提及的实施例中示出了该结构的材料和形成方法并且不再重复。
如图2A所示，根据一些实施例，在与图1C中示出的结构类似的结构上方形成图案化的掩模层202。图案化的掩模层202具有暴露抗反射层108的开口204。在一些实施例中，图案化的掩模层202是图案化的光刻胶层。在一些其他实施例中，图案化的掩模层202是类似于硬掩模层110的硬掩模层。
如图2B所示，根据一些实施例，通过开口204蚀刻介电层106以在介电层106中形成孔206。之后，去除掩模层202。如图2B所示，在一些实施例中，孔206的底部与蚀刻停止层104间隔一距离。在一些其他实施例中，孔206暴露蚀刻停止层104。
如图2C所示，根据一些实施例，通过硬掩模层110的开口116蚀刻介电层106以形成沟槽开口208。在一些实施例中，孔206进一步向下延伸以暴露出蚀刻停止层104。之后，使用另一蚀刻操作以去除蚀刻停止层104的暴露部分，从而暴露出导电部件102。如图2C所示，形成暴露导电部件102的导通孔210。
如图2D所示，根据一些实施例，类似于在图1F中示出的实施例，形成阻挡层122和导电材料124。阻挡层122和导电材料124填充沟槽开口208和导通孔210。
如图2E所示，根据一些实施例，去除导电材料124和阻挡层122的位于沟槽开口208外侧的部分。在一些实施例中，对导电材料124实施平坦化工艺。在一些实施例中，在平坦化工艺期间也去除抗反射层108、硬掩模层110和掩模层112。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、其他适用的工艺或它们的组合。结果，形成包括导电部件226和228的双镶嵌结构。在一些实施例中，导电部件226用作导电通孔，和导电部件228用作导电线。
可以对本发明的实施例进行多种变化和修改。例如，不限制于通过使用双镶嵌工艺形成半导体器件结构。在一些其他实施例中，使用一个或多个单镶嵌工艺形成半导体器件结构。图3A至图3F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，该方法400也可以应用于图3A至图3F中所示的实施例。
如图3A所示，提供与图1A中示出的结构类似的结构。已经描述了半导体衬底100、导电部件102和蚀刻停止层104的材料和/或形成方法并且不再重复。如图3A中所示，在蚀刻停止层104上方沉积介电层306。在一些实施例中，介电层306的材料和形成方法类似于介电层106的材料和形成方法。
如图3A所示，根据一些实施例，在介电层306上方形成抗反射层308、硬掩模层310和掩模层312。在一些实施例中，它们的材料和形成方法类似于抗反射层108，硬掩模层110和掩模层112的材料和形成方法。
类似于图1B和图1C中示出的实施例，图案化掩模层312以辅助硬掩模层310的图案化。如图3A所示，在硬掩模层310中形成开口316。在一些实施例中，开口316延伸到抗反射层308内。在一些实施例中，开口316暴露介电层306。在一些实施例中，使用与用于形成开口116的方法类似的方法形成开口316。因此，开口316也具有基本上垂直的侧壁。
如图3B所示，根据一些实施例，通过硬掩模层310中的开口316蚀刻介电层306以形成部件开口318。在一些实施例中，使用另一种蚀刻操作蚀刻蚀刻停止层104，从而使得部件开口318暴露导电部件102。类似于部件开口118，部件开口318也具有基本上垂直的侧壁。在一些实施例中，部件开口318用作接触孔。在这些情况下，导电部件102可以是源极/漏极区或栅电极。在一些其他实施例中，部件开口318用作导通孔。在这些情况下，导电部件102可以是导电线或导电焊盘。
之后，在部件开口318中形成阻挡层320和导电材料324。在一些实施例中，阻挡层320和导电材料324的材料和形成方法可以类似于阻挡层122和导电材料124的材料和形成方法。同样，实施平坦化工艺以去除位于部件开口318外侧的阻挡层320和导电材料324以及去除位于介电层306之上的抗反射层308、硬掩模层310和掩模层312。结果，如图3C所示，根据一些实施例，形成导电部件326。在这些情况下，导电部件326是使用单镶嵌工艺形成的。在一些实施例中，导电部件326用作导电接触件。在一些其他实施例中，该导电部件326用作导电通孔。
如图3D所示，根据一些实施例，在导电部件326和介电层306上方沉积蚀刻停止层328。在一些实施例中，蚀刻停止层328的材料及形成方法类似于蚀刻停止层104的材料及形成方法。之后，如图3D所示，在蚀刻停止层328上方沉积介电层330。在一些实施例中，介电层330的材料及形成方法类似于介电层106的材料及形成方法。
之后，如图3D所示，根据一些实施例，在介电层330上方沉积抗反射层332、硬掩模层334和掩模层336。在一些实施例中，它们的材料和形成方法类似于抗反射层108、硬掩模层110和掩模层112的材料和形成方法。
如图3E所示，根据一些实施例，形成部件开口337以暴露导电部件326。在一些实施例中，部件开口337用作沟槽开口。部件开口的形成方法类似于部件开口318的形成方法。严格控制用于图案化硬掩模层334的蚀刻条件以确保硬掩模层334具有基本上垂直的侧壁。之后，将硬掩模层334作为蚀刻掩模蚀刻介电层330。结果，部件开口337也具有基本上垂直的侧壁。
之后，如图3F所示，根据一些实施例，在部件开口337中形成阻挡层338和导电材料340。在一些实施例中，阻挡层338和导电材料340的材料和形成方法类似于阻挡层122和导电材料124的材料和形成方法。同样，实施平坦化工艺以去除位于部件开口337外侧的阻挡层338和导电材料340以及去除位于介电层330之上的抗反射层332、硬掩模层334和掩模层336。结果，如图3F所示，根据一些实施例，形成导电部件342。在这些情况下，导电部件342是使用单镶嵌工艺形成的。在一些实施例中，导电部件342用作导电线。
本发明的实施例使用硬掩模层作为蚀刻掩模来辅助介电层中的部件开口的形成。在用于形成硬掩模层中的开口的等离子体蚀刻工艺中使用气体混合物。精心维持气体混合物的组分以确保在硬掩模层中形成的开口具有垂直侧壁。之后，通过具有垂直侧壁的开口蚀刻介电层以在介电层中形成部件开口。在具有垂直侧壁的硬掩模层的帮助下，部件开口也相应地具有垂直侧壁。之后，用一种或多种导电材料填充部件开口以形成导电部件。由于部件开口的良好地控制的轮廓，提高了导电部件的质量和可靠性。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括：在半导体衬底上方形成介电层和在介电层上方形成硬掩模层。该方法也包括实施等离子体蚀刻工艺以蚀刻硬掩模层从而形成开口，并且在等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体。气体混合物的含氮气体的体积浓度在从约20％至约30％的范围内。气体混合物中的含碳气体与含卤素气体的体积浓度比等于约0.3。该方法还包括通过硬掩模层中的开口蚀刻介电层以在介电层中形成部件开口。此外，该方法还包括在部件开口中形成导电材料。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。方法包括：在半导体衬底上方形成介电层，以及在介电层上方形成硬掩模层。方法也包括在硬掩模层上方形成掩模层和通过使用光刻胶层图案化掩模层。方法还包括去除光刻胶层和在去除光刻胶层之后，实施等离子体蚀刻工艺以蚀刻硬掩模层从而形成开口。在等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体。气体混合物的含氮气体的体积浓度在从约20％至约30％的范围内，并且气体混合物中的含碳气体与含卤素气体的体积浓度比等于约0.3。当蚀刻硬掩模层以形成开口时，将图案化的掩模层用作蚀刻掩模。此外，方法还包括通过硬掩模层中的开口蚀刻介电层以在介电层中形成部件开口以及在部件开口中形成导电材料。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。方法包括：在半导体衬底上方形成介电层和在介电层上方形成硬掩模层。方法也包括在硬掩模层上方形成掩模层和通过使用光刻胶层图案化掩模层。方法还包括去除光刻胶层和在去除光刻胶层之后，实施等离子体蚀刻工艺以蚀刻硬掩模层从而形成具有垂直侧壁的开口。在等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，并且气体混合物的含氮气体的体积浓度在从约20％至约30％的范围内。气体混合物中的含碳气体与含卤素气体的体积浓度比等于约0.3。当蚀刻硬掩模层以形成开口时，将图案化的掩模层用作蚀刻掩模。此外，方法包括通过硬掩模层中的开口蚀刻介电层以在介电层中形成部件开口以及在部件开口中形成导电材料。
根据本发明的一个实施例，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，并且所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
在上述用于形成半导体器件结构的方法中，所述含氮气体是氮气。
在上述用于形成半导体器件结构的方法中，所述硬掩模层包括金属材料。
在上述用于形成半导体器件结构的方法中，所述硬掩模层是由氮化钛制成的
在上述用于形成半导体器件结构的方法中，所述含卤素气体包括氯气，并且所述含碳气体包括甲烷气体。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电材料之前，部分地去除所述介电层以形成从所述部件开口的底部延伸的导通孔。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述部件开口之前以及在所述硬掩模层中形成所述开口之后，在所述介电层中形成导通孔。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电材料之后去除所述硬掩模层。
在上述用于形成半导体器件结构的方法中，所述开口的侧壁和底部之间的角度在从约89度至约91度的范围内。
在上述用于形成半导体器件结构的方法中，所述部件开口的侧壁和底部之间的角度在从约89度至约91度的范围内。
根据本发明的另一实施例，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；在所述硬掩模层上方形成掩模层；通过使用光刻胶层图案化所述掩模层；去除所述光刻胶层；在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的掩模层用作蚀刻掩模；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
在上述用于形成半导体器件结构的方法中，所述掩模层是由碳氧化硅制成的。
在上述用于形成半导体器件结构的方法中，所述硬掩模层包括氮化钛。
在上述用于形成半导体器件结构的方法中，所述含氮气体是氮气，所述含卤素气体是氯气，并且所述含碳气体是甲烷气体。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电材料之后，去除所述硬掩模层。
根据本发明的又一实施例，还提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层；在所述硬掩模层上方形成掩模层；通过使用光刻胶层图案化所述掩模层；去除所述光刻胶层；在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成具有垂直侧壁的开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从约20％至约30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于约0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的所述掩模层用作蚀刻掩模；穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及在所述部件开口中形成导电材料。
在上述用于形成半导体器件结构的方法中，所述硬掩模层是由氮化钛制成的。
在上述用于形成半导体器件结构的方法中，所述含氮气体是氮气，所述含卤素气体是氯气，并且所述含碳气体是甲烷气体。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电材料之后，去除图案化的所述掩模层和所述硬掩模层。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述硬掩模层之前，在所述介电层上方形成抗反射层。
上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成介电层；
在所述介电层上方形成硬掩模层；
实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从20％至30％的范围内，并且所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于0.3，其中，所述含氮气体是氮气；
穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及
在所述部件开口中形成导电材料。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述硬掩模层包括金属材料。
3.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述硬掩模层是由氮化钛制成的。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述含卤素气体包括氯气，并且所述含碳气体包括甲烷气体。
5.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：在形成所述导电材料之前，部分地去除所述介电层以形成从所述部件开口的底部延伸的导通孔。
6.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：在形成所述部件开口之前以及在所述硬掩模层中形成所述开口之后，在所述介电层中形成导通孔。
7.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：在形成所述导电材料之后去除所述硬掩模层。
8.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述开口的侧壁和底部之间的角度在从89度至91度的范围内。
9.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述部件开口的侧壁和底部之间的角度在从89度至91度的范围内。
10.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成介电层；
在所述介电层上方形成硬掩模层；
在所述硬掩模层上方形成掩模层；
通过使用光刻胶层图案化所述掩模层；
去除所述光刻胶层；
在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从20％至30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的掩模层用作蚀刻掩模，其中，所述含氮气体是氮气；
穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及
在所述部件开口中形成导电材料。
11.根据权利要求10所述的用于形成半导体器件结构的方法，其中，所述掩模层是由碳氧化硅制成的。
12.根据权利要求11所述的用于形成半导体器件结构的方法，其中，所述硬掩模层包括氮化钛。
13.根据权利要求12所述的用于形成半导体器件结构的方法，其中，所述含卤素气体是氯气，并且所述含碳气体是甲烷气体。
14.根据权利要求10所述的用于形成半导体器件结构的方法，还包括：在形成所述导电材料之后，去除所述硬掩模层。
15.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成介电层；
在所述介电层上方形成硬掩模层；
在所述硬掩模层上方形成掩模层；
通过使用光刻胶层图案化所述掩模层；
去除所述光刻胶层；
在去除所述光刻胶层之后，实施等离子体蚀刻工艺以蚀刻所述硬掩模层，从而形成具有垂直侧壁的开口，其中，在所述等离子体蚀刻工艺中使用的气体混合物包括含氮气体、含卤素气体和含碳气体，所述气体混合物的所述含氮气体的体积浓度在从20％至30％的范围内，所述气体混合物中的所述含碳气体与所述含卤素气体的体积浓度比等于0.3，并且当蚀刻所述硬掩模层以形成所述开口时，将图案化的所述掩模层用作蚀刻掩模，其中，所述含氮气体是氮气；
穿过所述硬掩模层中的所述开口蚀刻所述介电层以在所述介电层中形成部件开口；以及
在所述部件开口中形成导电材料。
16.根据权利要求15所述的用于形成半导体器件结构的方法，其中，所述硬掩模层是由氮化钛制成的。
17.根据权利要求15所述的用于形成半导体器件结构的方法，其中，所述含卤素气体是氯气，并且所述含碳气体是甲烷气体。
18.根据权利要求15所述的用于形成半导体器件结构的方法，还包括：在形成所述导电材料之后，去除图案化的所述掩模层和所述硬掩模层。
19.根据权利要求15所述的用于形成半导体器件结构的方法，还包括：在形成所述硬掩模层之前，在所述介电层上方形成抗反射层。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102614850B1 (ko) * 2016-10-05 2023-12-18 삼성전자주식회사 반도체 소자 제조방법
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US10181420B2 (en) * 2017-02-06 2019-01-15 Globalfoundries Inc. Devices with chamfer-less vias multi-patterning and methods for forming chamfer-less vias
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US10811270B2 (en) 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410426B1 (en) * 2001-07-09 2002-06-25 Texas Instruments Incorporated Damascene cap layer process for integrated circuit interconnects
CN103426749A (zh) * 2012-05-14 2013-12-04 中芯国际集成电路制造(上海)有限公司 开口的形成方法和堆叠结构
CN103531531A (zh) * 2012-07-05 2014-01-22 中芯国际集成电路制造(上海)有限公司 一种用于制造半导体器件的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129162B2 (en) * 2002-12-30 2006-10-31 Texas Instruments Incorporated Dual cap layer in damascene interconnection processes
US20060134921A1 (en) * 2003-05-01 2006-06-22 Chih-Ning Wu Plasma etching process
US20050079703A1 (en) * 2003-10-09 2005-04-14 Applied Materials, Inc. Method for planarizing an interconnect structure
US20070093069A1 (en) * 2005-10-21 2007-04-26 Chien-Hua Tsai Purge process after dry etching
US7973409B2 (en) * 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
US8617986B2 (en) * 2009-11-09 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the integrated circuits
US20120064713A1 (en) * 2010-09-10 2012-03-15 Tokyo Electron Limited Ultra-low-k dual damascene structure and method of fabricating
US8334083B2 (en) * 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410426B1 (en) * 2001-07-09 2002-06-25 Texas Instruments Incorporated Damascene cap layer process for integrated circuit interconnects
CN103426749A (zh) * 2012-05-14 2013-12-04 中芯国际集成电路制造(上海)有限公司 开口的形成方法和堆叠结构
CN103531531A (zh) * 2012-07-05 2014-01-22 中芯国际集成电路制造(上海)有限公司 一种用于制造半导体器件的方法

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