CN103531531A - 一种用于制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种用于制造半导体器件的方法，包括：提供衬底，在所述衬底上依次形成有层间介电层、位于所述层间介电层上的第一硬掩膜层和位于所述第一硬掩膜层上的第二硬掩膜层；蚀刻所述第二硬掩膜层，以在所述第二硬掩膜层中形成第一开口；以所述第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层，以在所述第一硬掩膜层中形成第二开口；以及对所述第一硬掩膜层进行蚀刻处理，以使所述第二开口的侧壁回缩。根据本发明的方法可以获得侧壁较为平直且顶部开口较大的沟槽用于填充互连金属，从而能够改善互连金属填充效果，且进而提高最终制得的半导体器件的电学性能。

Description

一种用于制造半导体器件的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种用于制造半导体器件的方法，该方法能够改善用于填充金属互连层的沟槽的剖面轮廓。
背景技术
目前，等离子体蚀刻工艺作为一种半导体制造工艺而用于定义硅集成电路的结构。在铜互连工艺中，由于铜较难蚀刻，所以通常利用等离子体蚀刻工艺在层间介电层（ILD）中蚀刻出沟槽以将金属填入其中来实现导电性互连（称为大马士革法）。
随着集成电路（IC）制造向28nm及以下发展，互连延迟成为提高IC的速度和性能的一个主要限制因素。在半导体制造工艺中最小化互连延迟的方式之一是在制作IC期间使用低介电常数（低k）材料来减小互连电容。因而，近年来，低k材料（k<3）已经逐渐取代介电常数相对较高的绝缘材料（如，二氧化硅等）而被用作半导体器件的金属层间介电层（IMD）。另外，为了进一步减小绝缘材料的介电常数，可以使用其中形成有孔的超低k材料（k＜2.45），例如，黑钻（BD）等。这种低k材料层可通过类似于涂覆光刻胶（PR）的旋涂法或化学气相沉积（CVD）法来形成，易于与现有的半导体制造工艺兼容。
另一方面，在常规工艺中，为了弥补PR的不足，开始采用硬掩膜（HM）来蚀刻超低k介电层以在其中形成沟槽，用于后续填充互连金属。通常，硬掩膜材料可以使用TiN、诸如TEOS（用正硅酸乙酯为源气体生成的氧化硅）这类低温氧化物（LTO）以及含硅抗反射涂层（Si-ARC）等中的一种或多种，目前为止普遍采用双硬掩膜层，即由TEOS和TiN构成的双层膜层。
然而，对于复杂的层叠膜，仅利用现有的蚀刻工艺无法获得较佳的剖面轮廓。图1中所示为仅利用现有的蚀刻工艺并采用TEOS/TiN层叠膜作为掩膜而形成的沟槽剖面轮廓以及沟槽中所填充的金属（图中为铝）的剖面轮廓的扫描电镜（SEM）图。其中，在蚀刻层叠膜之后用H2O2使层叠膜的侧壁“回缩（pull back）”来扩大顶部CD，以利于沟槽填充。从图中可以看出，尽管采用了“回缩”工艺，但TEOS/TiN层叠膜的CD仍然相对较宽，尤其是TEOS，其宽度在“回缩”工艺前后基本上没有改变，非常不利于金属填充。如图中圆圈所指，沟槽中所填充的金属Al中位于TEOS/TiN层叠膜附近的部分相对较细，容易断开，从而降低了金属互连的可靠性。
因此，需要一种制造半导体器件的方法，以解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为解决上述现有技术中存在的问题，本发明提供一种用于制造半导体器件的方法，包括：提供衬底，在所述衬底上依次形成有层间介电层、位于所述层间介电层上的第一硬掩膜层和位于所述第一硬掩膜层上的第二硬掩膜层；蚀刻所述第二硬掩膜层，以在所述第二硬掩膜层中形成第一开口；以所述第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层，以在所述第一硬掩膜层中形成第二开口；以及对所述第一硬掩膜层进行蚀刻处理，以使所述第二开口的侧壁回缩。
优选地，所述层间介电层的构成材料为低介电常数材料和超低介电常数材料中的至少一种。
优选地，所述第一硬掩膜层为TEOS层。
优选地，所述TEOS层通过用正硅酸乙酯作为源气体采用化学气相沉积法形成。
优选地，对所述第一硬掩膜层进行湿法蚀刻处理以使所述第二开口的侧壁回缩。
优选地，所述湿法蚀刻处理使用氢氟酸溶液作为蚀刻剂。
优选地，所述氢氟酸溶液中HF和H2O的体积比为300:1~1000:1。
优选地，所述第二硬掩膜层为金属硬掩膜层。
优选地，所述金属硬掩膜层的构成材料为氮化钛、氮化钽和氮化硼中的至少一种。
优选地，在所述衬底和所述层间介电层之间形成有蚀刻停止层。
优选地，在所述层间介电层和所述第一硬掩膜层之间形成有通过低速率沉积法形成的低介电常数材料层。
优选地，在对所述第一硬掩膜层进行蚀刻处理以使所述第二开口的侧壁回缩之后还包括：以所述第一硬掩膜层和所述第二硬掩膜层为掩膜，蚀刻所述层间介电层，以在所述层间介电层中形成沟槽，用于填充互连金属。
优选地，在蚀刻所述层间介电层之后还包括：执行湿法剥离处理，以去除所述沟槽中残留的聚合物；以及用H2O2对所述第二硬掩膜层进行蚀刻处理，以使所述第二硬掩膜层的侧壁回缩。
综上所述，根据本发明的方法能够获得侧壁较为平直且顶部开口较大的沟槽用于填充互连金属，因而能够克服利用现有技术所形成的沟槽的剖面轮廓不佳从而导致互连金属填充效果较差的问题，且进而能够提高最终制得的半导体器件的电学性能。此外，根据本发明的方法容易与传统CMOS工艺兼容、无需增加额外的掩模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：
图1为现有技术中所存在的问题的SEM图；
图2A-2F为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图；以及
图3为根据本发明示例性实施例制造半导体器件的工艺流程图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
图2A-2F示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图，图3示出了根据本发明示例性实施例制造半导体器件的工艺流程图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
首先，提供衬底200。如图2A所示，在衬底200上依次形成有层间介电层210、位于层间介电层210上的第一硬掩膜层220和位于第一硬掩膜层220上的第二硬掩膜层230。作为示例，在本实施例中，第一硬掩膜层220为TEOS层（下文称为TEOS层220），所谓TEOS在本领域中是指以正硅酸乙酯作为源气体通过化学气相沉积（CVD）法而形成的SiO2。此外，在本实施例中，第二硬掩膜层230为金属硬掩膜层（下文称为金属硬掩膜层230）。这里，需着重说明的是，虽然下面将以由氮化钛和氧化硅构成的双层硬掩膜为例进行说明，但本领域技术人员应认识到，本发明并不仅限用于这种双层硬掩膜，而是还可用于其他的双层硬掩膜。
作为示例，衬底200的构成材料可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在半导体衬底200中可以形成有掺杂区域（未示出），例如N型阱区和P型阱区。此外，衬底200中还可以包括隔离结构（未示出），例如浅沟槽隔离（STI）结构等，隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。
层间介电层210的构成材料可以是低k材料或超低k材料或两者的组合，且其厚度约为用于在后续金属互连工艺中使器件与金属互连层隔离。作为示例，层间介电层210的构成材料可以为BlackDiamondTM II（BDII）电介质。这种电介质材料为碳掺杂的氧化硅（也称为碳氧化硅），其中碳原子含量高于10%，其由美国加州圣大克劳拉市Applied Materials公司市售，并且其改进材料包括通过UV硬化且具有30%的孔隙率的BDIIx电介质和通过电子束硬化的BDIIebeam电介质。此外，其他含碳的低k材料包括
Figure BDA00001853938200051
与
Figure BDA00001853938200052
（苯环丁烯）介电材料，其由Dow Chemical公司市售。这些材料中多数为有机或聚合电介质，容易与氧气或氧离子反应生成气态物而被消耗。
另外，在衬底200和层间介电层210之间还可形成有蚀刻停止层（未示出），用于后续在层间介电层210中蚀刻沟槽时保护下层膜层不受损伤。该蚀刻停止层例如可由掺氮氧化硅（NDC）构成。更多的可构成蚀刻停止层的材料及其形成工艺和条件已为本领域技术人员所知，在此不再赘述。应当理解的是，蚀刻停止层是可选而非必需的。此外，在形成层间介电层210之前还可形成一层未掺杂硅玻璃（USG）或掺磷硅玻璃（PSG）（未示出），用于平坦化下层膜层的表面。该层也是可选而非必需的。
作为一个示例，TEOS层220可以通过在例如700~750℃的温度下以正硅酸乙酯作为源气体通过CVD法形成。
当层间介电层210由低k材料或超低k材料构成时，优选地，在TEOS层220和层间介电层210之间还可形成通过低速率沉积（low depositionrate，LDR）法而形成的低k材料层。LDR低k材料层由于其形成过程不含氧元素因而不会对层间介电层210造成损伤。而当形成TEOS层220时，该LDR低k材料层可以防止层间介电层210中的碳元素与氧元素反应消耗，从而能够防止层间介电层210的介电常数由于碳元素消耗而增大。上述LDR低k材料层可以用作所述层间介电层的覆盖层（cap layer）。
此外，作为示例，金属硬掩膜层230的构成材料可以为氮化钛、氮化钽和氮化硼中的至少一种。在本实施例中，金属硬掩膜层230由氮化钛构成。
接着，蚀刻金属硬掩膜层230，以在其中形成第一开口232，如图2B所示。该蚀刻工艺例如包括：首先，在金属硬掩膜层230上形成具有开口的光刻胶层；然后，以该光刻胶层为掩膜对金属硬掩膜层230进行蚀刻，以在其中形成第一开口232；最后，去除光刻胶层。对于不同的金属硬掩膜层230可选择不同的蚀刻剂进行蚀刻，由于该蚀刻工艺的具体条件和参数已为本领域技术人员所知，因此不再详述。
接着，以具有第一开口232的金属硬掩膜层230为掩膜，蚀刻TEOS层220，以在其中形成第二开口234，如图2C所示。这里，本领域技术人员应认识到，第二开口234是通过将作为掩膜的金属硬掩膜层230中的第一开口232转移至TEOS层220中而形成的，两者实质上具有相同的图案，亦即同一掩模版上的图案，因而无需额外的掩模版。此外，该开口将通过后续蚀刻工艺转移至层间介电层210中，以形成用于填充互连金属的沟槽，如下文将描述的。
然后，对TEOS层220进行蚀刻处理，以使其中的侧壁（即第二开口234的侧壁）回缩，从而得到处理后的第二开口234’，如图2D所示。优选地，所述蚀刻处理为湿法蚀刻。具体地，例如可以使用氢氟酸溶液作为蚀刻剂对TEOS层220进行蚀刻处理。优选地，所使用的氢氟酸溶液中HF和H2O的体积比为300:1~1000:1。使用氢氟酸的有利之处在于其不含氧元素因而不会对层间介电层210造成损伤，原理如上所述。当然，本发明并不限于使用氢氟酸，而是可以采用其他的可以腐蚀TEOS层而不致腐蚀TEOS层下方的层间介电层例如低k材料层或者蚀刻停止层的化学试剂。本领域技术人员可以根据第一硬掩膜层的构成材料选择不同的化学试剂。
如图2D所示，与开口234相比，开口234’的侧壁更加平直，且其顶部开口较大，便于后续层间介电层蚀刻以及互连金属填充。
接下来，可以通过常规的工艺形成用于金属填充用的沟槽。如图2E所示，以TEOS层220和金属硬掩膜层230为掩膜，蚀刻层间介电层210，以在其中形成用于填充互连金属的沟槽236。
然后，如图2F所示，例如用H2O2对金属硬掩膜层230进行蚀刻处理，以使其中的侧壁（即第一开口232的侧壁）回缩，从而形成图中所示处理后的第一开口232’。当然，本发明并不限于使用H2O2，而是可以采用其他的可以腐蚀金属硬掩膜层而不致腐蚀其下方的层间介电层例如低k材料层或者蚀刻停止层的化学试剂。本领域技术人员可以根据第二硬掩膜层的构成材料选择不同的化学试剂。
如图2F所示，与开口232相比，开口232’的侧壁更加平直，且其顶部开口较大，便于金属填充。
接下来，可以通过常规的金属互连工艺，例如，采用物理气相沉积（PVD）法沉积金属阻挡层、电化学镀敷金属以填充沟槽236，从而形成金属互连层（未示出）。这些步骤所采用的工艺条件和参数都是本领域技术人员所熟知的，因而不再重复说明。本领域技术人员可根据实际需要对现有工艺加以选用，并调整工艺条件和参数来获得理想的工艺结果。
此外，本说明书中提到的蚀刻工艺可以根据需要为干法蚀刻或湿法蚀刻（本文另有提到的除外），无论选择何种蚀刻方法均需要根据所蚀刻的材料层选择合适的蚀刻剂，这对于本领域的技术人员来说是已知的，因此本文不再对蚀刻工艺进行详细描述。
另外，需予以认识到，出于成本控制的目的，上述每道工序使用传统设备就能够实施，因而可以降低制造成本。此外，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
参照图3，其中示出了根据本发明示例性实施例的方法的流程图。
首先，在步骤S301，提供衬底，在所述衬底上依次形成有层间介电层、位于所述层间介电层上的第一硬掩膜层和位于所述第一硬掩膜层上的第二硬掩膜层。
接着，在步骤S302，蚀刻所述第二硬掩膜层，以在所述第二硬掩膜层中形成第一开口。
接着，在步骤S303，以所述第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层，以在所述第一硬掩膜层中形成第二开口。
然后，在步骤S304，对所述第一硬掩膜层进行蚀刻处理，以使所述第二开口的侧壁回缩。
在完成步骤S304之后，本发明的方法还可以包括：以所述第一硬掩膜层和所述第二硬掩膜层为掩膜，蚀刻所述层间介电层，以在所述层间介电层中形成沟槽，用于填充互连金属。接着，在蚀刻所述层间介电层之后，本发明的方法还可以包括：执行湿法剥离处理，以去除所述沟槽中残留的聚合物；以及用H2O2对所述第二硬掩膜层进行蚀刻处理，以使所述第二硬掩膜层的侧壁回缩。接着，根据本发明的方法，可以通过PVD法沉积金属阻挡层、电化学镀敷金属以填充所述沟槽，从而形成金属互连层。
综上所述，根据本发明的方法能够获得侧壁较为平直且顶部开口较大的沟槽用于填充互连金属，因而能够克服利用现有技术所形成的沟槽的剖面轮廓不佳从而导致互连金属填充效果较差的问题，且进而能够提高最终制得的半导体器件的电学性能。此外，根据本发明的方法容易与传统CMOS工艺兼容、无需增加额外的掩模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种用于制造半导体器件的方法，包括：
提供衬底，在所述衬底上依次形成有层间介电层、位于所述层间介电层上的第一硬掩膜层和位于所述第一硬掩膜层上的第二硬掩膜层；
蚀刻所述第二硬掩膜层，以在所述第二硬掩膜层中形成第一开口；
以所述第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层，以在所述第一硬掩膜层中形成第二开口；以及
对所述第一硬掩膜层进行蚀刻处理，以使所述第二开口的侧壁回缩。
2.根据权利要求1所述的方法，其中，所述层间介电层的构成材料为低介电常数材料和超低介电常数材料中的至少一种。
3.根据权利要求1所述的方法，其中，所述第一硬掩膜层为TEOS层。
4.根据权利要求3所述的方法，其中，所述TEOS层通过用正硅酸乙酯作为源气体采用化学气相沉积法形成。
5.根据权利要求3或4所述的方法，其中，对所述第一硬掩膜层进行湿法蚀刻处理以使所述第二开口的侧壁回缩。
6.根据权利要求5所述的方法，其中，所述湿法蚀刻处理使用氢氟酸溶液作为蚀刻剂。
7.根据权利要求6所述的方法，其中，所述氢氟酸溶液中HF和H2O的体积比为300:1~1000:1。
8.根据权利要求1所述的方法，其中，所述第二硬掩膜层为金属硬掩膜层。
9.根据权利要求8所述的方法，其中，所述金属硬掩膜层的构成材料为氮化钛、氮化钽和氮化硼中的至少一种。
10.根据权利要求1所述的方法，其中，在所述衬底和所述层间介电层之间形成有蚀刻停止层。
11.根据权利要求1或10所述的方法，其中，在所述层间介电层和所述第一硬掩膜层之间形成有通过低速率沉积法形成的低介电常数材料层。
12.根据权利要求1所述的方法，其中，在对所述第一硬掩膜层进行蚀刻处理以使所述第二开口的侧壁回缩之后还包括：
以所述第一硬掩膜层和所述第二硬掩膜层为掩膜，蚀刻所述层间介电层，以在所述层间介电层中形成沟槽，用于填充互连金属。
13.根据权利要求12所述的方法，其中，在蚀刻所述层间介电层之后还包括：
执行湿法剥离处理，以去除所述沟槽中残留的聚合物；以及
用H2O2对所述第二硬掩膜层进行蚀刻处理，以使所述第二硬掩膜层的侧壁回缩。
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